使用具有输入时钟延迟调整、背景偏移和增益校正的重叠多相时钟的多通道交替式ADC.pdfVIP

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2023-05-13 发布于四川
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使用具有输入时钟延迟调整、背景偏移和增益校正的重叠多相时钟的多通道交替式ADC.pdf

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具有添加到每个ADC输入采样时钟中可变延迟的N‑通道交替式模数转换器(ADC)。在校准期间，这些可变延迟均由逐次逼近寄存器(SAR)进行编程，以便使通道之间的时间相位失配最小化。每个通道接收具有不同相位延迟的采样时钟。采样时钟是重叠多相时钟而不是不重叠的。多相时钟的重叠允许扩大采样脉冲宽度，以便提供更多的时间来使采样开关保持打开并允许模拟电压通过采样开关均衡。与使用非重叠时钟时相比，可以采用更高的采样时钟频率。通过引导驱动器来升高采样时钟的电压，以增加采样开关上的栅极电压，从而降低开启电阻。在所

(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 114650057 A (43)申请公布日 2022.06.21 (21)申请号 202210359549.4 (22)申请日 2022.04.06 (30)优先权数据 17/580,805 2022