数字电路逻辑设计（第三版）全套PPT课件.pptx

第１章 绪 论;2;3;4;5;6;7;8;9;10;11;12;13;将十进制数转换成R进制数;15;16;17;18;19;20;21;22;23;24;25;26;算术运算;28;29;30;31;32;33;34;35;36;37;38;39;40;41;42;43;44;45;46;47;48;49;50;51;52;53;54;55;56;57;58;59;60;61;62;63;64;65;66;67;68;69;70;71;72;73;74;75;76;77;78;79;80;81;82;83;84;85;86;87;88;89;90;91;92;93;94;95;96;97;98;99;100;101;102;103;104;105;106;107;108;109;110;111;112;113;第4章 组合逻辑电路;115;116;117;118;119;120;121;122;123;124;125;126;127;128;129;130;131;132;133;134;135;136;137;138;139;140;141;142;143;144;145;146;147;148;149;150;151;152;153;154;155;156;157;158;159;160;161;162;163;164;165;166;167;168;169;170;171;172;173;174;175;176;177;178;179;180;181;182;183;184;185;186;187;188;189;190;191;192;193;194;195;196;197;198;199;200;201;202;203;204;205;206;207;208;209;210;211;212;213;214;215;216;217;218;219;220;221;222;223;224;225;226;227;228;229;230;231;232;233;234;235;236;237;238;239;240;241;242;243;244;245;246;247;248;249;250;251;252;253;254;255;256;257;258;259;260;261;262;263;264;265;266;7.1　概　述;;;（１）存储容量 存储器包含基本存储单元的总数。 一个基本存储单元能存储１位的信息，即一个“0”或一个“1”。 存储器的读写操作是以字为单位的，每一个字可包含多个位。;（２）存取时间 反映存储器的工作速度，通常用读(或写)周期来描述。 读(或写)周期：连续两次读取（或写入）操作所间隔的最短时间。 ;7.3.1 RAM结构;;（２）地址译码器 为了区别不同的字，将存放在同一个字的存储单元编为一组，并赋予一个号码，称为地址。 地址的选择是借助于地址译码器来完成的。 地址码的位数n与可寻址数N之间的关系为： N=2n。;1048576(1024K=1M);7.3.3 RAM集成芯片HM6264;输出允许端;;;地　址　范　围;;存储矩阵;;;7.4.3 可擦除可编程ROM（EPROM）和电可擦可编程ROM（EEPROM）;　　用户编程（写0）：漏极和源极（接地）之间加高电压;　　EEPROM只需在高电压脉冲或工作电压下就可以进行擦除，不需要借助紫外线的照射， 而且还具有字擦除功能，所以更加灵活、方便。 　　一般EEPROM集成片允许擦写100～10000次，擦写共需时间20ms左右，数据可保存5～10年。;7.4.4 用ROM实现组合逻辑函数;例 用PROM构成一个码型转换器，将4位二进制码B3B2B1B0转换成循环码G3G2G1G0。;第8章 可编程逻辑器件;可编程逻???器件（PLD）;“与–或”阵列结构;“与–或”阵列结构;“与–或”阵列结构;“与–或”阵列结构;“与–或”阵列结构;“与–或”阵列结构; 查找表结构;查找表结构;查找表结构; GAL器件主要特性; GAL16V8器件输出逻辑宏单元结构;GAL16V8器件输出逻辑宏单元结构;GAL16V8器件输出逻辑宏单元结构;GAL16V8器件输出逻辑宏单元结构;?? CPLD采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、 高速度和低功耗的可编程逻辑器件。 ?? CPLD主要由逻辑块、可编程互连通道和I/O块三部分构成。 由于集成工艺、集成规模和制造厂家的不同，各种CPLD分区结构、逻辑单元等也有较大的差 别。 ;可编程互连阵列结构CPLD;;; 现场可编程门阵列（FPGA）器件;311;312;小结;第9章 脉冲单元电路 ;概述;概述;概述;