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本发明公开了一种芯片高速接口数据对齐的Layout实现方法，对ASIC芯片多通道输出数据实现对齐，该方法通过获取高速接口相关网表中的时序器件，在物理布局前Fix相关时序器件，生成高速接口相关的时钟树，经时序路径分析后加入时钟补偿模块实现同步时钟树，以数据对齐调整模块对数据路径进行调整，用以实现芯片在高速多通道下接口输出数据对齐，对片外信号进行零偏差传输。采用本方法可减少高速接口数据的输出偏差，从而提高芯片的性能及稳定性。该方法可与通用设计EDA工具相结合，嵌入业界标准Layout版图设计流程。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 114781320 A
(43)申请公布日 2022.07.22
(21)申请号 202210345599.7
(22)申请日 2022.03.31
(71)申请人 北京时代民芯科技有限公司
地址 1
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