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(完整版)VerilogHDL数字设计与综合(第二版)第七章课后习题答案--第1页 1 ．声明一个名为oscillate 的寄存器变量并将它初始化为0。使其每30 个时间单位进行一次取反 操作。不要使用always语句。提示：使用forever循环。 答：代码如下： reg oscillate; initial begin oscillate=0; forever #30 oscillate=~oscillate; end 2 ．设计一个周期为40 个时间单位的时钟信号，其占空比为25%。使用always和initial块进行 设计。将其在仿真0 时刻的值初始化为0。 答：代码如下： reg clock; initial clock=0; always begin #30 clock=1; #10 clock=0; end 3 ．给定下面含有阻塞过程赋值语句的 initial 块。每条语句在什么仿真时刻开始执行？a ，b ，c 和d 在仿真过程中的中间值和仿真结束时的值是什么？ 答：仿真输出结果： 4 ．在第3 题中，如果initial 块中包括的是非阻塞过程赋值语句，那么各个问题的答案是什么？ 答： (完整版)VerilogHDL数字设计与综合(第二版)第七章课后习题答案--第1页 (完整版)VerilogHDL数字设计与综合(第二版)第七章课后习题答案--第2页 第7 章 行为级建模 79 最终d 没有输出，因为d= #20 {a,b,c};语句执行的是先将a，b ，c 取值存储，在20 个时间单 位后将存储的值赋给d ，因为b ，c 在初始时刻没有值，所以d 值也是不确定的。 5 ．指出在下面的Verilog 代码中各条语句的执行顺序。其中是否含有不确定的执行顺序？a ，b ， c 和d 的最终值是什么？ 答：先执行a=1’b0,b=1’b1,然后执行#0 c=b,#0 d=a,执行顺序不确定，最终输出结果a=0,b=1,c=1,d=0. 6 ．在下面的例子中，d 的最终值是什么？ 答：仿真输出波形如下，最终输出结果d=1。0 时刻b|c 的值是1 ，在25 个时间刻度后赋给d。 7 ．使用带有同步清零端的D 触发器（清零端高电平有效，在时钟下降沿执行清零操作）设计一 个下降沿触发的D 触发器，只能使用行为语句。提示：D 触发器的输出q 应当声明为寄存器 变量。使用设计出的D 触发器输出一个周期为 10 个时间单位的时钟信号。 答：第七题和第八题参见chapter7.v 8 ．使用带有异步清零端的D 触发器设计第7 题中要求的D 触发器（在清零端变为高电平后立即 执行清零操作，无需等待下一个时钟下降沿），并对这个D 触发器进行测试。 (完整版)VerilogHDL数字设计与综合(第二版)第七章课后习题答案--第2页 (完整版)VerilogHDL数字设计与综合(第二版)第七章课后习题答案--第3页 80 Verilog HDL 数字设计与综合（第二版） 答：第七题和第八题参见chapter7.v 9 ．使用wait语句设计一个电平敏感的锁存器，该锁存器的输入信号为d 和clock ，输出为q。其 功能是当clock 1 时q = d。 答：代码及输出波形如下： module my_latch(d,clock,q); input d,clock; output q; reg q; always wait(clock) begin #1 q=d; //注意，这里的赋值语句前必须要加上#延迟，否则无法仿真。 end endmodule module test79; reg d,clock; wire q; initial clock=0; always #10 clock=~clock; initial begin d=1b0; #15 d=1b1; #50 d=1b0; #20 $stop; end my_latch my_latch1(d,clock,q); endmodule 10 ．使用条件语句设计例7.19 中的四选一多路选择器。外部端口必须保持不变。 答：代码如下（标注行可以去掉）