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本发明属于芯片加工技术领域,公开了一种集成芯片的加工制备工艺,包括,S1:获取Wafer,将Wafer作为衬底;S2:确定蚀刻区域,将不同封装体放置于Wafer衬底上,描绘蚀刻区域;S3:进行蚀刻,将获描绘后蚀刻区域,在Wafer上进行蚀刻,其中蚀刻后可放置芯片数量至少为一个;S4:在蚀刻区域内,放置对应的芯片;S5:对放置后的芯片进行加工。S2中,描绘的蚀刻区域与封装体的形状大小一致。本发明可以实现高度集中的封装体,整体芯片整体非常牢固,不易损坏,提高了整体的使用寿命,便于推广应用。本方法无需
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 114899114 A
(43)申请公布日 2022.08.12
(21)申请号 202210492026.7
(22)申请日 2022.05.06
(71)申请人 江苏鼎茂半导体有限公司
地址 21
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