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本发明涉及一种声纳信号模拟器延时控制的声纳信号模拟方法及装置，通过FPGA使用DDS的方式生成信号，充分的利用了FPGA上的运算资源，ARM只需要根据声纳信号模型计算频率控制字和相位控制字交由FPGA完成DDS。本发明将信号时延模块与串并转换模块结合，通过调整可变长度移位寄存器长度以调整时延大小，同时使用梯级组合型移位寄存器有效的降低了移位寄存器触发链组合逻辑所需要的资源。本发明通过FPGA的并行处理能力同步的产生多路不同时延的并行信号，避免了采用循环读取地址的方式导致系统效率降低。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 112187278 A
(43)申请公布日 2021.01.05
(21)申请号 202011105339.X
(22)申请日 2020.10.15
(71)申请人 西北工业大学
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