数字逻辑---头歌实训作业---Verilog快速入门.pdf

数字逻辑头歌实训作业Verilog快速⼊门 第第 1关关 ：：Verilog描描述述 电电路路模模块块 如有任何不解或者 要答案代码，可在评论区喊话我哦，希望我的答案对你有帮助，点个关注再⾛吧，感谢 ！！！ 本关卡最终答案 ： 实验 ⽬的 熟悉⽤Verilog HDL描述电路模块的基本代码结构，掌握模块开始和结束的关键字，并会对模块名字进⾏合法命名。 实验任务 请在右侧代码窗格中补充完整模块关键字以及合法的模块名字标识符。 请在两⾏星号之间的空⾏上填写代码，切勿改动其它代码 ！！ 1. /********** Begin of blank1 *********/ 2. 3. //please w rite your code here ! 4. 5. /********** End of blank1 ***********/ 相关知识 电路模块 数字逻辑电路以模块 （module）的形式定义，如下图所⽰ ： 标识符的命名规则 1.以字母开头 2.可以包含任何字母和数字以及下划线_ 、美元符号$ 3.区分⼤⼩写 测试说明 请在右侧代码窗格中补充完成Verilog代码，点击右下⽅的评测按钮，平台会对你编写的代码进⾏测试。 第第2关关 ：：Verilog电电路路模模块块 的的端端 ⼝⼝描描述述 如有任何不解或者 要答案代码，可在评论区喊话我哦，希望我的答案对你有帮助，点个关注再⾛吧，感谢 ！！！ 本关卡最终答案 ： 实验 ⽬的 熟悉⽤Verilog HDL描述电路模块的基本代码结构，掌握端⼝的概念、输⼊输出关键字及信号的合法命名。 实验任务 请对照下图电路模块的逻辑符号，在右侧代码窗格中补充完整端⼝信号列表和输⼊、输出信号的定义。 相关知识 电路模块的端⼝ ⼀个电路模块有输⼊和输出信号，它们统称为端⼝ （port），如上图所⽰。 测试说明 请在右侧代码窗格中补充完成Verilog代码，点击右下⽅的评测按钮，平台会对你编写的代码进⾏测试! 第第3关关 ：：电电路路功功 能能描描述述—门门级级原原始始结结构构 如有任何不解或者 要答案代码，可在评论区喊话我哦，希望我的答案对你有帮助，点个关注再⾛吧，感谢 ！！！ 本关卡最终答案 ： 实验 ⽬的 熟悉⽤Verilog HDL描述电路模块功能的基本⽅法，掌握门级原始结构的使⽤⽅法。 实验任务 ⽤门级原始结构的⽅式描述2选 1多路选择器，在右侧代码窗格中补充完成相应的代码并完成测试。 相关知识 逻辑电路的结构化定义 Verilog包含了⼀系列与通⽤逻辑门电路对应的门级原始结构，⼀个逻辑门可以通过定义其函数名、输⼊和输出来表⽰。门级原始结构可以 ⽤于定义较⼤规模的电路。 门级原始结构⼜称门实例化 gate instantiation，语法如下 ： 1. gate_ na e [inst_ na e](output_port,input_port{,input_port}); 例如，⼀个2输⼊与门，其输出为y ，输⼊为x 1和x2，则该与门可以表⽰为 ： 1. and( y, x1, x2 ); ⼀个3输⼊或门，可以定义为 ： 1. or( y, x1, x2, x3 ); ⼀个3输⼊异或门，可以定义为 ： 1. xor( y, x1, x2, x3 ); 表 1 Verilog门 名名称称 函函数数名名关关键键字字 ⽤⽤法法 与门 and and(f,a,b,...) 与⾮门 nand nand(f,a,b,...) 或门 or or(f,a,b,...) 或⾮门 nor nor(f,a,b