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一种可优化延时的纳米CMOS电路容错映射方法.pdf

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    本发明公开了一种可优化延时的纳米CMOS电路容错映射方法，针对采用现有容错映射方法实现正确逻辑功能的纳米CMOS电路中存在的时延性能较差、求解速度与质量不佳等问题，在缺陷纳米CMOS电路的映射约束下，提供一种可优化延时的纳米CMOS电路容错映射方法。本发明容错映射方法对传统的纳米CMOS电路的映射流程进行优化，新增逻辑级对待映射逻辑电路的划分技术以及物理级的以原始输入为对象的预规划技术，将逻辑电路以路径树为单位，采用两种映射模式映射至纳米CMOS电路中预规划区域中以优化各路径延时，并通过寻找可用

    (19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 112214946 A (43)申请公布日 2021.01.12 (21)申请号 202010932270.1 (22)申请日 2020.09.08 (71)申请人 宁波大学 地址 31

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