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2023-05-29 发布于四川
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一种基于FPGA的稀疏激活感知型神经网络加速器.pdf

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本发明公开了一种基于FPGA的稀疏激活感知型神经网络加速器，包括了读命令发生器、数据分配器、Tm个运算子通道、大小为Tm×Tn的乘累加阵列、由Tn个加法树组成的加法树组、功能模块和输出缓存。数据分配器将片外存储器读入的数据分配给尽可能少的运算子通道。运算通道将权重和非0激活送入到乘累加阵列，乘累加阵列进行运算卷积乘累加。本发明还提供一种基于FPGA的稀疏激活神经网络运算数据流，它重建非0激活值的位置并且匹配对应的权重。本发明具有很高的数据复用性，减少了数据的搬移节省功耗，未用到的运算子通道及其后

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 112418396 A (43)申请公布日 2021.02.26 (21)申请号 202011304282.6 (22)申请日 2020.11.20 (71)申请人北京工业大学地址

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