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半导体集成电路装置.pdfVIP

半导体集成电路装置.pdf

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    本发明提供一种对于具备多列的IO单元的半导体集成电路装置，能够在不招致面积的增大的情况下抑制布线延迟的结构。半导体集成电路装置具备：第1IO单元列组(21)，包含配置为最接近芯片的端的IO单元列(10A)；和第2IO单元列组(22)，包含与该芯区域侧相邻而配置的IO单元列(10B)。IO单元列组(21)以及第2IO单元列组(22)的至少一方由2列以上的IO单元列构成，该2列以上的IO单元列在第2方向上排列配置，使得低电源电压区域(11)彼此或高电源电压区域(12)彼此对置。

    (19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 112789720 A (43)申请公布日 2021.05.11 (21)申请号 201880098143.7 (51)Int.Cl.

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