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本发明属于模拟集成电路设计领域,涉及一种高速比较器延时方案,具体为一种基于可变比较器延时环路的SARADC。本发明通过对比较器环路进行可变延时,从而减少不必要的延时时间,并能够保证DAC电压的准确建立;同时在比较器工作完成之前,就提前给出比较器完成信号,并通过一定的延时保证逻辑正常,进一步提高环路速度。
(19)国家知识产权局
(12)发明专利
(10)授权公告号 CN 112929026 B
(45)授权公告日 2022.06.03
(21)申请号 202110060991.2 (51)Int.Cl.
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