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本发明提供了一种快锁定的延时锁相环电路，属于集成电路技术领域，包括鉴频鉴相器、电荷泵、低通滤波器、压控延时线以及倍频电路。参考时钟和反馈时钟进入PFD中，PFD将参考时钟和反馈时钟之间的相位差转化为时钟周期为常数的脉冲信号up、down，CP与LPF进一步将脉冲信号up、down转化为稳定的控制信号vc。vc不但控制参考时钟在VCDL中的延迟时间，而且反馈回电荷泵，调整电荷泵的电流大小，这样经过有限个时钟周期后，参考时钟和反馈时钟之间的相位差为0，从而达到锁相的目的。当延时锁相环锁定之后，可以将
(19)国家知识产权局
(12)发明专利
(10)授权公告号 CN 113054997 B
(45)授权公告日 2022.08.19
(21)申请号 201911360550.3 CN 102136840 A,2011.07.27
(22)申请日
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