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本发明涉及一种半导体结构的制备方法,包括以下步骤:提供介电层;于介电层内或介电层的表面形成低介电常数材料层,且与介电层内形成导线层,低介电常数材料层至少位于相邻导线层之间。使得在半导体结构中同层相邻铜线之间的寄生电容减小,工艺易于操作与控制,因此能够准确的控制工艺过程,达到有效减小半导体结构中同层相邻铜线之间的寄生电容的效果,提升器件的可靠性和使用寿命。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113035838 A
(43)申请公布日
2021.06.25
(21)申请号 20191
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