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一种用于高速ADC的降低亚稳态率的方法.pdfVIP

一种用于高速ADC的降低亚稳态率的方法.pdf

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    动态比较器在高速ADC中应用广泛，然而因为高速ADC留给比较器进行比较的时间很短，这就很容易造成比较器在输入电压较小的情况下，很容易进入亚稳态，最终导致ADC误码率升高。传统单一比较器结构以及DAC异步翻转方式，很难降低比较器亚稳态率且提高ADC整体速度。本发明采用双比较器结构，这将大大降低比较器同时进入亚稳态的概率，从而降低整个ADC进入亚稳态的概率。在双比较器结构的基础上，本发明采用两组电容阵列并且相互连接，数字控制逻辑根据两个比较器的输出结果，分别控制两组DAC阵列中开关切换，这将大大加快

    (19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 113225079 A (43)申请公布日 2021.08.06 (21)申请号 202110301988.5 (22)申请日 2021.03.22 (66)本国优先权数据 2020109

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