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可去时钟线高速并行总线同步逻辑设计.pdfVIP

可去时钟线高速并行总线同步逻辑设计.pdf

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    本发明公开了PLC技术领域的可去时钟线高速并行总线同步逻辑设计，包括发送端和接收端；所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；所述接收端包括数据线边沿检测部分、或门开关产生锁存触发信号、锁存触发信号延时组产生与选择部分、总线数据并行同步锁存部分、去时钟解码部分和校验检错和控制锁存的触发信号延时切换，该可去时钟线高速并行总线同步逻辑设计，不需额外的时钟或选通信号连接，缩小了延时差异跳变窗口，进一步扩大了数据稳定采集锁存的有效窗口，多数据线嵌入时钟式编码

    (19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 113342728 A (43)申请公布日 2021.09.03 (21)申请号 202110742959.2 (22)申请日 2021.07.01 (71)申请人 深圳市合信自动化技术有限公司

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