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2023-06-22 发布于四川
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一种多芯片堆叠的底层传感区域裸露方法及封装结构.pdf

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本公开提出了一种多芯片堆叠的底层传感区域裸露方法及封装结构，包括：将底层芯片保护杆固定块与底座连接固定，将底层芯片保护杆插入底层芯片保护杆固定块的对应定位孔内，保护杆底部与底层传感芯片传感区域顶面接触，避免胶水渗入传感区域；保护杆顶部放置弹性部件，将盖板盖在弹性部件上并与底层芯片保护杆固定块固定，实现保护杆与芯片动态紧密接触；将需要堆叠放置的芯片依次逐层堆叠粘结，待胶水固化后，将保护杆取出，避免破坏刚刚形成的规则通道；完成多芯片堆叠。本公开技术方案取出定位杆之后能形成完整且规则的通道，实现底层传

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 113394117 A (43)申请公布日 2021.09.14 (21)申请号 202110654839.7 (22)申请日 2021.06.11 (71)申请人山东盛芯电子科技有限公司

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