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本发明涉及一种集成电路和包括集成电路的系统。描述了利用输入和/或输出包装器链内的内部状态机驱动的逻辑元件(例如，触发器)的集成电路，该输入和/或输出包装器链用于对集成电路的内部核心逻辑进行测试。集成电路内的包装器链中的一个或多个单独逻辑元件被实现为多触发器状态机、而非单数字翻转触发器。作为多触发器状态机，包装器链中的每个增强逻辑元件可被单独配置为输出预选择的值，以使状态机驱动的触发器与可能在集成电路的输入或输出包装器链中发生的信号传输延迟解除关联。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113824430 A
(43)申请公布日 2021.12.21
(21)申请号 202010955339.2
(22)申请日 2020.09.11
(30)优先权数据
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