计算机组成原理 试 题60.docx

研究生入学试卷六 一．填空题（每小题 3 分，共 18 分）。 为了运算器的高速性，采用了 A. 进位，B. 乘除法，C. 等并行技术措施。 虚拟存储器只是一个容量非常大的存储器A. 模型，不是任何实际的 B. 存储器。 RISC CPU 是克服 A. 机器缺点的基础上发展起来的，它具有的三个要素是（1） 一个有限的 B. ，（2）CPU 配备大量的 C. ，（3）强调 D. 的优化。 总线异步定时协议中，后一事件出现在总线上的A. 取决于前一事件的出现，即建立在 B. 或互锁机制基础上，不需要统一的C. 信号，总线周期长度是 D. 的。 温彻斯特磁盘是一种采用先进技术研制的 A. 磁头，B. 盘片的磁盘机，它将磁头，盘片，电机等驱动部件读写电路等组装成一个C. 机电一体化整体，成为最有代表性的 D. 存储器。 通道与 CPU 分时使用 A. ，实现了 B. 内部的数据处理和 C. 的并行工作。 二．（11 分）设有两个十进制数：x= -0.875×21，y=0.625×22。 将 x，y 的尾数转换为二进制补码形式。 设阶码 2 位，阶符 1 位，数符 1 位，尾数 3 位。通过补码运算规则求出 z=x-y 的二进制浮点规格化结果。 三．（11 分）CPU 的地址总线 16 根（A15—A0，A0 是低位），双向数据总线 16 根(D15— D0)，控制总线中与主存有关的信号有 MREQ(允许访存，低电平有效)，R/W(高电平读命令， 低电平写命令)。主存地址空间分配如下：0—8191 为系统程序区，由 EPROM 芯片组成，从8192 起一共 32K 地址空间为用户程序区，最后（最大地址）4K 地址空间为系统程序工作区。上述地址为十进制，按字编址。现有如下芯片： EPROM : 8K×16 位（控制端仅有 CS）,16 位×8 位 SRAM :16K×1 位，2K×8 位, 4K×16 位， 8K×16 位 请从上述芯片中选择芯片设计该计算机的主存储器，画出主存逻辑框图，注意画选片逻辑（可选用门电路及译码器）。 四．（10 分）用定量分析方法说明交叉存储器比顺序存储器具有更大的吞吐率。 五．（10 分）一种二地址 RR 型，RS 型指令结构如下所示： 6 位 4 位 4 位 1 位 2 位 16 位 OP OP 源寄存器 目标寄存器 I x 偏移量 其中源寄存器，目标寄存器都是通用寄存器，I 为间接寻址标志位，x 为寻址模式字段，D 为偏移量字段，通过 I,x,D 的组合，可构成 RS 型寻址方式的有效地址 E。 寻址 寻址 方式 I x 有效地址 E 算法 说明 直接 直接 相对变址 寻址 寻址寻址 寄存器间接寻址 0 0 0 1 1 0 00 01 10 11 00 11 PC 为程序计数器 Rx 为变址寄存器 R 为通用寄存器 间接 基址 寻址 寻址 Rb 为基址寄存器 请对应 6 种寻址方式，表中填出有效地址E 的算法表达式。 六．（10 分）今有 4 级流水线，分别完成取指，指令译码并取数，运算，送结果四步操作，今假设完成各步操作的时间依次为 100ns,100ns, 80ns, 50ns. 请问 ：（1）流水线的操作周期应设计为多少？ 若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第2 条指令要推迟多少时间进行？ 如果在硬件设计上加以改进，至少需要推迟多少时间？ 七．（10 分）图A6.1 是分布式仲裁器的逻辑结构图，请对此图进行分析说明 图 A 6.1 八．（10 分）图 A6.2 所示的系统中断结构是采用单级中断结构，它要求CPU 在执行完当 前指令时中转而对中断请求进行服务，如果此时真的有中断的话，CPU 就向外部设备系统发出一个肯定(INTA)信息，一个设备如果要捕获ACK 脉冲，它就必须发出中断请求。现假设： TDC 为查询链中每个设备的延迟时间 存储器CPU中断请求响应INTAI/O 接口TA,TB,TC 分别为设备A,B,C 存储器 CPU 中断请求 响应 INTA I/O 接口 设备 设备 A 设备 B 设备 C 图 A6.2 试问：（1）该系统在什么情况下达到中断饱和？ （2）假设现采用多级优先中断结构，设备A 连接于最高优先级，设备B 次之，设备C 又次之。这种结构在什么情况下达到饱和？ 九．（10 分）某磁盘里，平均找道时间为20 毫秒，平均旋转等待时间为7 毫秒，数据传输 率为 2.5M 字节/秒。磁盘机上存放着500 个文件，每个文件的平均长度为1M 字节。现需将所有文件逐一读出并检查更新，然后写回磁盘机，每个文件平均需要 2 毫秒的额外处理时间。问： 检查并更新所有文件需要占用多少时间？ 若磁盘机的旋转速度和数据