数字钟实验报告.docx

本 科 实 验 报 告 实验名称： 数字时钟设计 姓名： 学号： 姓名： 学号： 1 2 基于 FPGA 的 Verilog HDL 数字钟设计 一． 实验要求 1.正常的时、分、秒计时功能，分别由六个数码管显示时分秒的计时。 其中： K1 是系统的校分开关 (K1=1 正常工作， K1=0 时可以快速校分) K2 是系统的校时开关 (K2=1 正常工作， K2=0 时可以快速校时) 2. 整点报时功能 (使用蜂鸣器报时，当时钟计到 59`53``时开始报时，在 59`53``, 59`55``,59`57``时刻报时频率为