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频
频率合成技术是现代通讯系统的重要组成部分, 他将一个高稳定和高准确度的基 准频率, 经过四则运算, 产生同样稳定度和基准度的频率。 分频器是集成电路中最基础也是 最常用的电路。 整数分频器的实现比较简单, 可采用标准的计数器或可编程逻辑器件设计实 现。但在某些场合下, 时钟源与所需的频率不成整数倍关系, 此时可采用小数分频器进行分 频。本文利用 VerilogHDL 硬件描述语言的设计方式,通过 ModelSimSE 开发软件进行仿 真,设计基于 FPGA 的双模前置小数分频器。随着超大规模集成电路的发展,利用 FPGA 小 数分频合成技术解决了单环数字频率合成
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