SJ_T 11699-2018IP核可测性设计指南.pdf

ICS 31. 200L 55备案号：SJ中华人民共和国电子行业标准SJ/T11699—2018IP核可测试性设计指南Guidelines for design for testability of IP cores2018-02-09 发布2018-04-01实施发布中华人民共和国工业和信息化部 SJ/T11699—2018次目III前言范围12术语和定义3缩略语.4般性指南4.1概述.R4.2P核的测试包的ATION成低功耗）4.3IP核的静态模式中略的可测试性设计4.4IP核内逻4.5存储器BISTECHNOL模拟电路4.6P核试模式4.7IP核测试时序S5.1概达5.2 测试信号与时钟5.3 IP 杉LO5.4 IP 核洲46静态电流测6.1静态模6.2静态漏电池6.3.模拟及混合号IP6.4RAM存储器6.5高速电路扫描测试77.1概述，7.2正负沿时钟.7.3异步处理7.4触发器..7.5测试综合和扫描插入7.6扫描测试中的存储器.7.7安全的扫描测试，8 IP 核测试包封8.1概述..88.2测试包封结构1 SJ/T11699—20188.3测试包封边界单元108.4测试包封的时钟118.5测试包封对IP核扫描链的配置128.6模拟及混合信号IP核的测试包封..:128.7测试包封控制接口单元.129存储器测试，...149.1存储器BIST.149.2直接存储器访问的测试1410逻辑BIST1411P核的老练测试机制15II SJ/T11699-2018前试言本标准按照GB/T1.1—2009给出的规则起草。请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别这些专利的责任。本标准由全国半导体器件标准化技术委员会集成电路分技术委员会（SAC/TC78/SC2）归口。本标准主要起草单位：哈尔滨工业大学、中国电子技术标准化研究院、工业和信息化部软件与集成电路促进中心、合肥工业大学MANIONI李锟、周萌、尹勇生。本标准主要起草人：王永MNOITECHINOLOGY0VSDIII SJ/T11699—2018IP核可测试性设计指南1范围本标准规定了IP核的可测试性设计约束和结构，对可测试性结构、测试包封及测试接口进行规定。本标准适用于对IP核进行可测试性设计、测试集成和IP核测试。2术语和定义ANDINFORMATION一USTRY下列术语和定义适用2. 1IP核 intell ctuaProoperty (IP)core成电路模块。IP#的形态可以联权经过验证硬核和固核。V2. 2EIP核提corepler囍善..中创建在IP核实体。IP核的提供者将供IP核的相关信意和服务，以此换取OHNOI收益。Y2. 3用IP核Pcoreuse在IP核的集成工作过程中接收！核提供者相对应。7D02. 4系统级芯systemonachip (So)是指在一块芯片上实现一个系统。一般的SoC芯片上集成有系统级芯）个或几个处理器，我给构、外部设备、协处理器和IO通道及其它P核。还有大容量的内有2. 5测试图形testpattera-为实现在数字P核集成进系统时对IP核的测试，测试图形系列用于（IP核）芯片的测试的测试向量。2.6测试集成testintegration指将多个IP核的测试结构在SoC中进行集成的设计过程。2.7内建自测试(BIST）build-inself-test(BIST）在器件内部使用嵌入的测试结构来对嵌入逻辑和存储器进行测试向量施加以及对响应进行评估。2.8静态电流(DDQ)测试quiescentcurrent（IDDQ）test当集成电路处于静态时，测量集成电路从电源抽取静态电流（IDDQ）的测试方法。在CMOS工艺中，当晶体管没有开关动作时，其从电源上抽取很小的电流。其也称为IDDQ测试。1 SJ/T11699-20182. 9测试模式testmode规定测试状态以及将器件配置到支持测试状态的配置模式。2.10测试包封testwrapper包围IP核的边界扫描测试结构，使得能够访问P核的接口及测试结构，同时提供测试隔离、安全模式以及增强IP核的可控制性和可观察性。测试包封可以使得IP核进行SoC级测试，而不需要IP核内部详细信息。3缩略语下列缩略语适用于本文件。SRAM-静态随机存取存储器ROM只读存储器FLASH快闪存储器PROM-可编程只读存储器EEPROM-电可擦除可编程只读存储器DRAM动态随机存取存储器ATPG-自动测试图形生成ATE-自动测试设备4 一般性指南4.1概述一般性指南给出IP核的可测试性结构和方法一般遵循的规则及指导原则，以便于SoC中IP核的测试开发、测试交付及集成。4.2IP核的测试包封的交付测试包封提高SoC中IP核的可测试性。通过测试包封可以对SoC中的IP核进行测