VivadofifoIP完整例程（包括testbench）.pdf

VivadofifoIP完整例程 （包括testbench） ⽹上尽管有各种介绍fifo的⽂章，但⼤部分没有⼀个完整的例程 练习，这⾥给出能够完整演⽰的fifo例程和仿真分析。⼯程⽂件虽然部分 基于xilinx的官⽅例程，但官⽅例程没有testbench，这部分是 ⾃⼰编写的，并对不同的配置进⾏了分析，完整的⼯程⽂件见 如果没有分数下载，认真看本篇，也能做出 。 实验⼀ ⾃编fifo主程序 module Asyn_ FIFO #( parameter WID H = 8, parameter DEP H = 4 ) ( input clk_wr, input clk_ rd, input rst_ n_ rd, input rst_ n_wr, input wr_en, input rd_en, input [WID H-1:0] data_wr, output [WID H-1:0] data_ rd, output reg rd_empty, output reg wr_full ) ; //defination reg [WID H-1 : 0] mem [0 : (1DEP H)-1] ; //2^DEP H numbers reg [DEP H : 0] wp, rp; reg [DEP H : 0] wr1_ rp, wr2_ rp, rd 1_wp, rd2_wp; reg [DEP H : 0] wbin, rbin; wire [DEP H-1 : 0] waddr, raddr; wire [DEP H : 0] wbin_ next, rbin_ next ; //bincode wire [DEP H : 0] wgray_ next, rgray_ next ; //graycode wire rd_empty_val, wr_full_val; //output assign data_ rd = mem[raddr] ; //input always@(posedge clk_wr) if(wr_en !wr_full) mem[waddr] = data_wr; /*generate waddr and raddr*/ //gen raddr and read gray code always@(posedge clk_ rd or negedge rst_ n_ rd) if(!rst_ n_ rd) {rbin, rp} = 0; else {rbin, rp} = {rbin_ next, rgray_ next} ; assign raddr = rbin[DEP H-1 : 0] ; assign rbin_ next = rbin + (rd_en ~rd_empty) ; assign rgray_ next = rbin_ next ^ (rbin_ next 1) ; //gen waddr and write gray code always@(posedge clk_wr or negedge rst_ n_wr) if(!rst_