硕士博士研究生毕业答辩汇报-(1).ppt

* * 09’letter采取了相关技术减小VCO的增益变化，但由于没有专门优化的措施，相位噪声性能不容乐观。 09’MTT和11’MTT-S都用了自开关偏置技术降低相噪,前者通过大幅度的开关尾电流偏置管取得出色的相位噪声，但功耗几乎是本文设计的10倍，在实际的应用中难以接受;后者通过优化LC tank和振荡幅度来降低功耗，但牺牲了带内相位噪声性能. 11’MTT:colpitts,然而由于Colpitts振荡器本身苛刻的起振条件，通常需要额外的电路辅助启动. 12’TCSI:源端退耦电容被用于消除QVCO减小QVCO的相位失配，由于仅将负阻管闪烁噪声的变频增益进行抑制，而尾电流源的噪声依然存在，因此相位噪声并没有明显改善. 我们的设计以3.2mW的功耗取得了最佳的带内相噪和FoM,同时1MHz相噪也具有竞争力 * 调制频率偏移?f = 500 kHz，对于2.4 GHz的中心频率，相对变化量仅0.02%。对应电容变化量仅有 = 0.44 fF，变容管需要小到5fF/V。 由于失配反比于面积，这么小尺寸的变容管会造成20%以上的失配。 * VCO增益非线性源于变容管增益非线性 * DSM是进行频率调制和小数分频的关键模块。 MASH1-1-1无条件稳定，全量程输入范围；虽然单级结构噪声整形和杂散性能更好，但存在稳定性问题。 * * * VLSI:相噪好，功耗大； CICC、ASSCC功耗略小，但带外噪声差； 10,11功耗大 除cicc外，均无calibration * * 所有电路接口都是数字，除DCO和TDC外全数字 * * 功耗=单位电流*延时单元个数。 最低功耗：0.31mW * 1.提出能够定量分析或者预测相位噪声的模型，来指导所提VCO的设计优化，以便读者获得更通用的设计指导。 * ADPLL 整体结构 比例 - 积分二型锁相环 高阶数字滤波器 * 电路实现 SMIC 40nm CMOS 工艺 电源电压：1 V ADPLL 核心面积：0.25 mm2 * DCO 输出频率仿真 * 频率范围： 97 MHz ~ 1.8 GHz 频段选择 (6 Bands) 730~810 MHz/Band 粗调 (12 bits) 50~100 MHz/bit 细调 (12 bits) 3~6 MHz/bit 抖动 (7 bits) 23.4~46.8 kHz DCO 功耗和相噪 * 电流密度： 0.7 ~ 1 μA/MHz 最大功耗： 1.8 mW @ 1.8 GHz Frequency 100 MHz 1.8 GHz @ 10 kHz - 61 dBc/Hz - 36 dBc/Hz @ 100 kHz - 90 dBc/Hz - 67 dBc/Hz @ 1 MHz -114 dBc/Hz - 96 dBc/Hz 相位噪声 TDC 仿真 * 工作模式： 低功耗模式 (LP) 高分辨率模式 (HR) DCO频率 (Hz) 工作 模式 控制位[3:1] 分辨率 (ps) 单元电流 (uA) 延时 链长 100 M LP 001 230 11.4 44 HR 010 77 18.3 130 500 M LP 001 228 34.4 9 HR 010 77 38.4 26 1.0 G LP 011 63 69.2 16 HR 100 37 77.8 28 1.5 G LP 011 63 99.7 11 HR 110 31 102 22 1.8 G LP 011 62 118 9 HR 111 30 120 19 6.3dB 9.4dB 4.6dB 0.7mW 1.2mW X X 根据应用可灵活配置 报告提纲 研究背景 研究内容 低相位噪声VCO 低功耗两点调制器 低功耗宽带ADPLL 总结展望 * (1) 低相噪、低功耗 VCO 总结闪烁噪声产生、转化机制 首次同时减小尾电流源和负阻管的闪烁噪声 ? 降低相位噪声 低功耗设计消除传统SSB功耗和相噪折衷 ? 降低功耗 关键指标优化设计 起振分析、振荡频率、频率调谐 * (2) 低功耗、低复杂度两点调制器 调制误差来源分析 减小变容管失配 + 改善调频增益线性度 ? 低复杂度、低功耗减小失配 低位抖动Delta-Sigma调制器 ? 抑制小数杂散 高线性度PFD-CP ? 改善噪声折叠 * (3) 低功耗、宽带 ADPLL 窄带和窄带ADPLL结构比较 TDC、Bang-Bang 鉴相器分析 首次提出分辨率和功耗可调节的TDC ? 适于低功耗宽带应用 反相器阵列DCO ? 宽频率范围、低功耗 * 展望 定量分析所提VCO对相位噪声的影响 超低功耗VCO设计：超低电压供电… ADPLL两点调制器：减小面积、成本 DCO抗干扰设计：LDO、