第4章 原理图与基于IP核的设计_2.pptxVIP

EDA技术与VHDL设计 （第3版）;第4章 原理图与基于IP核的设计;4.1 Quartus Prime设计流程;4.2 Quartus Prime原理图设计;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;2 1位全加器设计输入;2 1位全加器设计输入;3 1位全加器的编译;3 1位全加器的编译;4 1位全加器的仿真;4 1位全加器的仿真;4 1位全加器的仿真;4 1位全加器的仿真;4 1位全加器的仿真;5 1位全加器的下载;5 1位全加器的下载;4.3 用IP核设计计数器;用LPM_COUNTER设计模24方向可控计数器;用LPM_COUNTER设计模24方向可控计数器;用LPM_COUNTER设计模24方向可控计数器;Save IP Variation对话框;用LPM_ROM模块实现4×4无符号数乘法器;用LPM_ROM模块实现4×4无符号数乘法器;用LPM_ROM模块实现4×4无符号数乘法器;4.5 SignalTap II的使用方法;调入待测信号;SignalTap II参数设置窗口;SignalTap II数据窗口显示的实时采样的信号波形;编译器设置;查看Design Assistant报告;资源优化建议（Resource Optimization Advisor）;基于Quartus Prime软件，采用原理图设计方式，使用D触发器设计一个2分频电路；并在此基础上，设计一个4分频和8分频电路并进行仿真。 基于Quartus Prime软件，采用原理图设计方式，用74161设计一个模 10计数器，并进行编译和仿真。 基于Quartus Prime软件，用74161设计一个模99计数器，个位和十位都采用8421BCD码的编码方式，分别用置0和置1两种方法实现，完成原理图设计、输入、编译、仿真和下载整个过程。 基于Quartus Prime软件，用7490设计一个模71计数器，个位和十位都采用8421BCD码的编码方式设计，完成原理图设计输入、编译、仿真和下 载的整个过程。