精选数字电子技术第五章讲义.pptVIP

* 下页 返回 上页 CLK J K Q Q* × × × 0 0 0 0 1 0 1 0 0 1 0 1 1 1 1 1 × 0 1 0 1 0 1 0 1 Q 0 1 1 1 0 0 1 0 主从JK触发器特性表 当前第31页\共有61页\编于星期一\10点 * 下页 返回 上页 在有些集成电路触发器产品中，输入端J和 K不只一个。在这种情况下， J1和 K1、 J2和 K2是与的逻辑关系 。 当前第32页\共有61页\编于星期一\10点 * 下页 返回 上页 CLK J K Q Q O O O O O t t t t t [例5.3.1]在主从JK触发器电路中，若CLK、J、K的波形如图所示，试画出Q、 Q端对应的电压波形。假定触发器的初始状态为Q=0。 当前第33页\共有61页\编于星期一\10点 * 下页 返回 上页 触发器的翻转分两步动作。 二、脉冲触发方式的动作特点 第一步，在CLK=1期间主触发器接收输入端的信号，被置成相应的状态，而从触发器不动； 第二步，CLK下降沿到来时从触发器按照主触发器状态翻转，所以Q、Q状态的变化发生在CLK的下降沿（若CLK以低电平为有效信号，则Q、Q状态的变化发生在CLK的上升沿）。 2. 因为主触发器本身是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。 当前第34页\共有61页\编于星期一\10点 * 返回 在CLK=1期间主触发器只有可能翻转一次， 一旦翻转了就不会翻回原来的状态。 只在CLK=1的全部时间里输入状态始终未变的条件下， 注意事项： 用CLK下降沿到达时输入的状态决定触发器的次态才肯定是对的。 否则必须考虑CLK=1期间输入状态的全部变化过程， 才能确定CLK下降沿到达时触发器的次态。 上页 当前第35页\共有61页\编于星期一\10点 * 第四节 边沿触发的触发器 电路结构和工作原理 边沿触发方式的动作特点 当前第36页\共有61页\编于星期一\10点 * 下页 返回 上页 一、电路结构和工作原理 为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号的下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。 为实现这一设想，人们相继研制成了各种边沿触发的触发器电路。 目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。 当前第37页\共有61页\编于星期一\10点 * 下页 返回 上页 1. 用两个电平触发D触发器组成的边沿触发器 TG1 TG2 C D G1 G2 C TG3 TG4 C G3 G4 C C C C C C C 当前第38页\共有61页\编于星期一\10点 * 下页 返回 上页 CLK D Q Q* × × 0 0 1 1 × 0 1 0 1 Q 0 0 1 1 CMOS边沿触发D触发器的特性表 输入信号是以单端 D 给出的， 所以这种触发器叫做 D 触发器。 仿真 当前第39页\共有61页\编于星期一\10点 * 下页 返回 上页 带异步置位、复位端的CMOS边沿触发D触发器 异步复位端 异步置位端 RD SD TG1 TG2 C D G1 G2 C TG3 TG4 C G3 G4 C C C C C C C 当前第40页\共有61页\编于星期一\10点 * G5 S R G3 G4 G6 G1 G2 Q S R 维持阻塞结构边沿触发SR触发器 下页 返回 上页 2. 维持阻塞触发器 置0阻塞线 ① ③ 置1维持线 置1阻塞线 ② ④ 置0维持线 当前第41页\共有61页\编于星期一\10点 * G5 D S R G3 G4 G6 G1 G2 Q 下页 返回 上页 置0阻塞线 ① ② ③ 维持阻塞结构D触发器 置1维持线 置0维持线 置1阻塞线 1D CLK D 当前第42页\共有61页\编于星期一\10点 * 下页 返回 上页 带异步置位、复位端和多输入端的维持阻塞D触发器 G5 S R G3 G4 G6 G1 G2 电路结构 S R 1D C1 S R 1D C1 逻辑图形符号 当前第43页\共有61页\编于星期一\10点 （优选）数字电子技术第五章 当前第1页\共有61页\编于星期一\10点 * 第一节 SR锁存器 电路结构与工作原理 动作特点 概述 当前第2页\共有61页\编于星期一\10点 * 下页 返回 触发器：能够存储1位二值信号的基本单元电路。 触发器必须具备的两个基本特点： 具有两个能自行保持的稳定状态，用来表示逻辑状