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TestBench基本写法与语法详解 ⼀、TestBench简介 ⼀个完整的设计，除了好的功能描述代码，对于程 的仿真验证是必不可少的。学会如何去验证 ⾃⼰所写的程 ，即如何调试 ⾃⼰的程 是 ⼀件⾮常重要的事情。⽽ RTL 逻辑设计中，学会根据硬件逻辑来写测试程 ，即Testbench 是尤其重要的。 Verilog 测试平台是⼀个例化 的待测 （MUT） 模块，重要的是给它施加激励并观测其输出。逻辑模块与其对应的测试平台共同组成仿真模型，应⽤这个模型可以测试该 模块能否符合 ⾃⼰的设计要求。 编写 TESTBENCH 的⽬的是为了对使⽤硬件描述语⾔设计的电路进⾏仿真验证，测试设计电路的功能、性能与设计的预期是否相符。通 常，编写测试⽂件的过程如下 ： · 产⽣模拟激励 （波形） ； · 将产⽣的激励加⼊到被测试模块中并观察其响应 ； · 将输出响应与期望值相⽐较。 ⼆、完整的 Test bench⽂件结构 通常，⼀个完整的测试⽂件其结构为 `timescale 仿真单位/仿真精度 module Test_ bench() ;//通常⽆输⼊⽆输出 信号或变量声明定义 逻辑设计中输⼊对应 reg 型 逻辑设计中输出对应 wire 型 使⽤ initial 或 always 语句产⽣激励 例化待测试模块 监控和⽐较输出响应 endmodule 声明仿真的单位和精度 三、时钟激励设计 下⾯列举出⼀些常⽤的封装⼦程 ，这些是常⽤的写法，在很多应⽤中都能⽤到。 /* 时钟激励产⽣⽅法⼀ ： 50 占空⽐时钟 */ parameter ClockPeriod=10; initial begin clk_ i=0; forever #(ClockPeriod/2) clk_ i=~clk_ i; end /* 时钟激励产⽣⽅法⼆： 50 占空⽐时钟 */ initial begin clk_ i=0; always #(ClockPeriod/2) clk_ i=~clk_ i; end /* 时钟激励产⽣⽅法四：产⽣固定数量的时钟脉冲 */ initial begin clk_ i=0; repeat(6) #(ClockPeriod/2) clk_ i=~clk_ i; end /* 时钟激励产⽣⽅法五 ：产⽣⾮占空⽐为 50 的时钟 */ initial begin clk_ i=0; forever begin #((ClockPeriod/2)-2) clk_ i=0; #((ClockPeriod/2)+2) clk_ i=1; end end 四、复位信号设计 /* 复位信号产⽣⽅法⼀ ：异步复位 */ initial begin rst_ n_ i=1; # 100; rst_ n_ i=0; # 100; rst_ n_ i=1; end /* 复位信号产⽣⽅法⼆：同步复位 */ initial begin rst_ n_ i=1; @ （negedge clk_ i) rst_ n_ i=0; # 100; // 固定时间复位 repeat(10) @ （negedge clk_ i) ; // 固定周期数复位 @ （negedge clk_ i) rst_ n_ i=1; end /* 复位信号产⽣⽅法三：复位任务封装 */ task reset ; input [31:0] reset_time; //复位时间可调，输⼊复位时间 RST_ ING=0; //复位⽅式可调，低电平或⾼电平 begin rst_ n=RST_ ING; //复位中 #reset_time; //复位时间 rst_ n_ i=~RST_ ING; //撤销复位，复位结束 end endtask 五、双向信号设计 /* 双向信号描述⼀ ： inout 在 testbench 中定义为