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VVeerriilloogg语语言言及及程程序序设设计计 四四川川华华迪迪信信息息技技术术有有限限公公司司 VVeerrssiioonn11..11 阻阻塞塞语语句句在在vveerriilloogg中中的的应应用用 阻塞语句，顾名思义， 本条语句具有影 响下一条语句的作用，如果该条语句没有 执行完，那么下条语句不可能进入执行状 态的 阻塞语句最能体现verilog HDL和C语言之 间的血缘关系，比如，在时钟沿触发的 always进程里，若先执行b=c，再执行 a=b，那么本质上，在一个时钟沿触发里 面，a=c成立， 是说，不要b变量，直接 在进程里赋值a=c，结果是一样的。这和c 语言中b=c,a=b性质相同 hwadee 11/20/201 2 9 非非阻阻塞塞语语句句在在vveerriilloogg中中的的应应用用 非阻塞语句,顾名 义，本条语句不影响下一条语 句的作用,更能体现硬件电路的特点。这正是非阻 塞语句广泛应用于时序逻辑电路的原因。 如果在一个时钟沿触发的always进程里面， b=c,a=b那么就不可能直接在进程里面赋值 a=c.因为c的值要经过两个时钟延迟才传到a里 面，如果c为1，b为0，a为1的话，那么在在非阻 塞语句的进程里面， 第一个时钟沿到来，a为0,第二个时钟沿到来,a为 1 （注:在一次触发进程里，无论是阻塞和非阻塞语 句，每条语句只能执行一次） hwadee 11/20/201 3 9 阻塞语句与非阻塞语句使用注意事项 阻塞语句是顺序执行的， 非阻塞语句是 同时执行的 大体原则：阻塞语句运用于组合逻辑电路 设计，非阻塞语句运用于时序逻辑电路设 计 不要在同一个always块里面混合使用 “阻 塞赋值”和 “非阻塞赋值” hwadee 11/20/201 4 9 Verilog的特点 Verilog易学易用 （与C语言相似 ，功能强大， 使用 广泛。 可以在不同层次描述数字系统 ➢ 开关级描述 ➢ 寄存器传输级描述 ➢ 门级描述 基本设计单元是 ““模模块块”” （（bblloocckk 包括： ➢ 接口描述 ➢ 逻辑功能描述 hwadee 11/21/201 5 9 Verilog HDL程序基本结构 Verilog的基基本本设设计计单单 是是 ““模模块块”” （（BBLLOOCCKK）） 模块由两部分组成：一部分描述接口，另一部分描 述逻辑功能。 按照模块接口的描述，一个模块可以在另一个模块 中使用；逻辑功能的描述可以使用连续赋值语句 （描述数据流行为）、过程结构 （时序行为）、开 关级原语、门级原语和