超低噪声时钟抖动消除器SC6301数据手册V1.0.pdf

SC6301 SC6301 超低噪声时钟抖动消除器 主要性能 ◼ 支持JEDEC JESD204B ◼ PLL2 ◼ 超低RMS 抖动 相位检测速率：=155MHz 76fs RMS Jitter (10kHz 到20MHz) 2 路集成低噪声VCO 底噪：-162dBc/Hz@245.76 MHz ◼ 输出支持1 到32 整数分频，占空比50% ◼ PLL2 可提供多达14 路差分时钟 ◼ 高精度数字延迟，可自适应性 最多7 个SYSREF 时钟 ◼ 23ps 步进模拟延迟 时钟最大输出频率3.1GHz ◼ 模式：双PLL,单PLL,时钟分布 支持 LVPECL ,LVDS,HSDS,LCPECL 等输 ◼ 工作温度：-40 ℃到85℃ 出接口 ◼ 工作电压：3.15V 到3.45V ◼ PLL1 提供一个VCXO/Crystal 缓冲输出 ◼ QFN-64 封装 支持LVPECL ,LVDS ，2 路LVCMOS 等输 出接口 应用领域 ◼ PLL1 ◼ 无线基础设施 3 个备用的输入时钟 ◼ 数据交换时钟 自动或者人工切换模式 ◼ 网络，SONET/SDH,DSLAM 无中断切换和LOS ◼ 医疗/视频 集成低噪声的晶体振荡电路 ◼ 测量 具有输入时钟丢失的保持模式 版本号：V 1.0 发布日期:2023/06/20 上海芯炽科技集团有限公司所有，未经允许，不得外传 1 / 23 SC6301 功能模块示意图 图 1 功能模块示意图 版本号：V 1.0 发布日期:2023/06/20 上海芯炽科技集团有限公司所有，未经允许，不得外传 2 / 23 SC6301 产品概况 SC6301 是高性能时钟调节器，支持JEDEC JESD204B 。当使用设备和SYSREF 时钟时，PLL2 的14 个时钟输出可配置去驱动7 个JESD204B 转换器或其他逻辑设备。SYSREF 可以使用直流和交 流耦合来提供。不仅限于JESD204B 应用，14 个输出均可单独配置为传统高性能时钟系统输出。 SC6301 具有高性能，低功耗，双VCO ，动态数字延迟，信号丢失保持等特性。因此，SC6301 是提供灵活的高性能时钟树的理想选择。