数字逻辑实验报告四.doc

PAGE 报告创建时间： 数字逻辑实验报告四 年级、专业、班级 12级计科一班 姓名波 实验题目 数字频率计的设计 实验时间 2014/6/12 实验地点 DS1410 实验成绩 实验性质 √验证性 □设计性 □综合性 教师评价： □算法/实验过程正确； □源程序/实验内容提交 □程序结构/实验步骤合理； □实验结果正确； □语法、语义正确； □报告规范； 其他： 评价教师签名： 一、实验目的 (1) 了解数字电路设计的基本特点 (2) 了解数字频率计电路的基本原理 (3) 基本掌握 Quartus软件的使用（设计输入、仿真、实现） (4) 基本掌握 HDL 的使用 二、实验项目内容 (1) 设计出符合设计要求的解决方案 (2) 设计出单元电路 (3) 在实验板实现数字频率计 (5) 观察实验结果 三、实验过程 设计流程 使用软件进行可编程逻辑器件开发主要包括4个阶段：设计输入、编译处理、验证（包括功能仿真、时序仿真、和定时分析）和器件编程，流程如图2. 1所示： 设计要求 设计要求 设计输入 编译处理 验证 器件编程 器件测试 系统产品 设计修改 图2.1 设计流程图 根据系统设计要求，系统设计采用自顶向下的设计方法，系统的组成框图如图3. 1所示，包括时基产生与测频时序控制电路模块，以及待测信号脉冲计数电路模块和锁存与译码显示控制电路模块。 时基产生与测频时序控制电路 时基产生与测频时序控制电路 待测信号 脉冲计 数电路 锁存与显示电路 EN CLR LOCK q[0:15] z1[0:6] z2[0:6] z3[0:6] z4[0:6] 待测信号F_IN 标准时钟 CLK 图3.1 数字频率计的组成框图 (1) 时基产生与测频时序控制电路模块 时基产生与测频时序控制电路的主要产生计数允许信号EN、清零信号CLR和锁存信号LOCK。 (2) 待测信号脉冲计数电路模块 待测信号脉冲计数电路是对待测脉冲信号的频率进行测量，它可由4个十进制加法计数器组成，其中EN为计数选通控制信号，CLR为计数器清零信号。在计数器清零信号CLR清零后，当计数选通控制信号EN有效时，开始对待测信号进行计数。如果计数选通控制信号EN的宽度为1s，那么计数结果就为待测信号的频率；如果计数选通信号EN的宽度为100ms，那么待测信号的频率等于计数结果10。 (3) 锁存与译码显示控制电路模块 锁存与译码显示控制电路用于实现记忆显示，在测量过程中不刷新新的数据，直到测量过程结束后，锁存显示测量结果，并且保存到下一次测量结束。 锁存与译码显示电路的功能是对四位BCD码进行锁存，并驱动数码管。 采用VHDL语言设计一个复杂的电路系统，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法进行设计。在顶层对内部各功能块的连接关系和对外的接口关系进行了描述，而功能块的逻辑功能和具体实现形式则由下一层模块来描述。各功能模块采用VHDL语言来描述。 四、实验结果及分析 结果测试 在成功下载并运行后，评估该设计系统的实际测量效果，作对比试验，选用频率可调的函数发生器生成测试信号。测得结果如下： 序号 输入（Hz） 输出（Hz） 1 1 1 2 10 10 3 100 100 4 1000 1000 5 536 536 附VHDL源代码 顶层电路的VHDL源程序 顶层文件pinlvji： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY PINLVJI IS PORT(F_IN,CLK: IN STD_LOGIC; ENT,LOCKT,CLRT: BUFFER STD_LOGIC; Z1,Z2,Z3,Z4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END PINLVJI; ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS: STD_LOGIC; SIGNAL QAS,QBS,QCS,QDS: STD_LOGIC_VECTOR(3 DOWNTO 0); COMPONENT controler --元件CTRL引用说明语句 PORT(CLK: IN STD_LOGIC; EN,LOCK,CLR: OUT STD_LOGIC); END COMPONENT; COMPONENT COU