数字系统设计与Verilog HDL实验报告(二).doc

《数字系统设计与Verilog HDL》 实验报告（二） 班级：自动1003班 姓名： 刘洋 学号： 实验二、四位并串转换电路 实验目的 了解及掌握时序电路的基本结构常用数字电路； 通过ModelSim软件编写时序电路的程序进行仿真和调试。 实验内容 熟悉时序电路中时钟的同步与异步用法； 编写一个四位并串转换设计程序以及测试该模块的测试程序，要求如下： 输入一个四位二进制数pin； 每个时钟周期按从左往右的顺序输出一位pin的二进制位的数。 实验步骤及源程序 新建工程及文件，分别添加设计程序及测试程序，进行编译及纠错，编译通过后运行程序仿真进行调试得出结果。 设计模块： module para_to_serial4(pin,clk,reset,sout); input [3:0] pin; input clk,reset; output sout; reg sout; reg [3:0] data; always @(posedge clk or negedge reset) begin if(~reset) begin sout=1b0; data=pin; end else begin data={data[2:0],data[3]}; sout=data[3]; end end endmodule 测试模块： `timescale 1ns/1ns module test_para_to_ser; wire sout; reg [3:0] pin; reg clk,reset; para_to_serial4 test1(pin,clk,reset,sout); initial begin clk=1b0; reset=1b0; #5 reset=1b1; #300 $stop; end initial pin=4b1001; always #5 clk=~clk; endmodule 实验结果 实验心得体会 这次试验相对于上次有了一定的难度，由于这门课程刚开始学习，我还不能很好地从宏观把握这门课程，对这门课程的认识和理解还不够深刻，所以做实验时遇到了一些困难，虽然找了一些参考资料，有一定的帮助，但最后还是有点纠结，最终在和同学的交流中才比较深刻的对实验有了了解。