秒表实验报告.doc

FPGA 实验报告（一） 班级 ：XXXX 学号 ：XXXXX 姓名 ：王友 实验目的 ： 1：掌握FPGA的开发流程 ； 2：熟悉Quartus II工作环境 ，会简单的电路设计 ； 3：熟练掌握74LS161集成计数器的逻辑功能。 4：学会使用74LS161计数器制成9:59:9秒表。 实验器材 ： 数码管 计算机 Quartus II 数码管 实验内容 ： 分 析 ： 计数器译码器 计数器 译码器 时钟脉冲 计数器 本次实验需要用到两个十进制、一个六十进制计数器。他们均是用四位二进制计数器改装而来 1： 74LS161 引脚功能 ： CLK时钟输入端 （上升沿有效） CLRN异步清除输入端（低电平有效） ENP 计数控制端 ENT 计数控制端 ABCD 并行数据输入端 LDN 同步并行置入控制端（低电平有效） QA－QD 输出端 2 ：74161基础知识 ①异步清除 ：当清除端RD=0，各触发器的输出端QA~QD就全部被复位为0状态，计数器的输出呈现 “0000”状态。此时与其它输入端状态（包括CP时钟信号）均无关。②同步预置(送数) ：计数器有并行输入数据的功能。当LD=0，R=1时，计数器执行并行送数，在置数输入端A、B、C、D预置某个外加的数据，在CP脉冲上升沿来到时，输出端即反映输入数据的状态。 ③保持 ：计数器有两种保持状态，当RD=LD=1时，计数器不进行清除和送数操作。只要EP、ET中有一个为0，各触发器处于J=K=0，无论CP端有无计数脉冲输入，各触发器均处于保持状态。④计数 ：当LD = RD = EP=ET）= 1时，计数器执行计数。设计数器的初始状态QDQCQBQA = 0000，当第十五个计数脉冲作用后，计数器状态为“1111”，进位输出QCC=TQAQBQCQD 为1，表示已计满，当第十六个计数脉冲作用后，计数器恢复到初始的全零状态。74161的功能表如下: 四位同步二进制计数器74161的功能表 3：:打开Quartus II 工作环境首先建立项目，在打开绘制原理图的工作环境，查找元件，根据74LS161的功能连接。在原理图的绘制过程中应特别注意图形设计规则中信号标号。原理图如下图（1.1）所示： 图（1.1）十进制计数器的实现 这里用反馈预置法实现的即当计数器计到1001时，将74LS161的QA端和QD 端，分别接至一个与非门的输入端，将与非门的输出端送至预置端LDN，样就可实现十进制计数。绘制完成原理图对其进行验证仿真是否正确。仿真波形如图（1.2）所示： 图（1.2）十进制计数器波形图 对上述仿真波形图进行打包工作，将10进制原理图建立成模块 3：用两片刚刚生成的十进制计数器模块就可以构成六十进制的计数器 要求个位是十进制，状态变化在0000～1001间循环，十位是六进制，状态变化在0000～0101间循环。用起来从0~59计数，其中一个接成十进制计数器用来显示秒个位，另一个接成六进制计数器用来显示秒十位。秒时钟信号输入秒十位的脉冲输入端，计数器开始计数，当计到10时向秒个位计数器送清零信号使其清零，同时向秒十位计数器的脉冲输入端送进位脉冲，当计到第60秒时两个计数同时清零使其重新开始计数并向分计数器的脉冲输入端送入脉冲。 原理图如 图（2.1）所示： 图（2.1）60进制计数器的实现 为了验证次60机制计数器的功能，用波形图对其检验。其波形图如图（2.2）所示： 图（2.2）60 进制计数器波形图 对上述仿真波形图进行打包工作，将60进制原理图建立成模块 4：本次实验所需模块基本准备完毕。 要完成9:59:9的计数，需要两个十进制计数器及一个60计数器。当最低位的0.9s一次计数完成后，给60s一个进位的脉冲信号已完成59的计数，同样当59计数完成后即刻给最高位的9min一个进位的脉冲，完成最高位的计数，直到完成9:59:9的计数。然后全部清零再循环。原理图如图（3.0）所示： 图（3.0）9:59:9计数器的实现 其验证波形图如图（3.1）所示：