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芯片验证X_25 目录 芯片验证X_25 1 SV环境中获取time unit 使用EDA GUI工具调试TB 4 VCS incremental compile与partition compile SystemVerilog中的$cast()向下类型转换 那些Systemverilog里的坑(1) 那些Systemverilog里的坑(2) 在SV验证平台中如何实现CPU/DSP打印信息 17 用python jinja2模板制作register generator UVM入门到进阶：uvm cookbook(1) 那些Systemverilog里的坑(3) 那些Systemverilog里的坑(4) uvm_barrier使用简介 如何用uvm_config_db传递array及queue 那些Systemverilog里的坑(5) UVM入门到进阶：uvm cookbook(2) 用python处理sv源文件-格式化代码 用python处理sv源文件-多组匹配 case语句中的do-not-cares feature 从游戏开始学电路 65 SV环境中获取time unit SV环境中获取time unit 在做VIP的时候，有时候需要计算吞吐率 ，希望能打印出MB/s这样的单位，这就需要获取clock的 周期。然而查遍了LRM,只找到一个打印time scale的系统task. 看来要另辟蹊径，首先想到的就 是vpi. 在The Verilog PLI Handbook中找到这一节4.10.2 Reading time scale factors The PLI application can also read the time scale factors of a module. The time units and time precision are properties of a module, and are accessed using vpi_get () for the properties of vpiTimeunit and vpiTimePrecision . 这段话为我们获取time unit提供了工具，使用vpi_get()这个API就可以达到目的。在VPI中用特 定的数字表示相应的单位，如下表： 眼尖的同学应该发现了，其实是从LRM的Table 20-2 $timeformat units_number arguments扒下 来的，道理是一样的。用起来非常的简单： 第 1 页 /共 73 页 SV环境中获取time unit tu_int = vpi_get (vpiTimeUnit, pathHandle); 有一点需要注意，pathHandle如果设为NULL, 那么只会返回time precision.而我们的time unit 和time precision往往是不一致的，这就导致了在使用时必须给出具体的路径，推荐用top module的路径。但是总归要求给多余的信息啊，每个项目路径搞不好就不一样的。一个可以想到 的补丁是每个项目实现一个set_top()函数，让用户用之前主动传进去。这是一个例子。[1] 上面的方法着实不够优雅，用户可是爹，怎么能要求他干着干那呢？在一次闲逛中无意发现一种 非常优雅的解决方案，完全摈弃VPI,也无需用户指定路径。以下是代码片段： scaled_time = 10us; if ( scaled_time == 0 ) return 100us; scaled_time = 1us; if ( sc