《高速电路信号完整性分析与设计》第7章 高速信号的时序分析.ppt

时序系统 采用源同步时钟和存储控制器的SRAM 源同步时序系统实例 时序系统 源同步时序分析 源同步系统建立时间时序图 时序系统 源同步系统保持时间时序图 时序系统 源同步时序优缺点： (1)理论上没有最高总线速度限制。 (2)总线的速度受数据信号与选通信号之间的延时影响。 (3)一些非理想的因素会产生意外的时序偏移，从而在一定程度上限制源同步总线的速度。 (4)飞行时间不会影响源同步时钟信号的传输。 (5)选通信号和数据信号采用同样方式走线较为有利，将最大程度上减小彼此之间的时序偏移。 时序系统 其他总线数据传输技术 ： 1．附带发生式时钟 2．嵌入式时钟 时钟器件 时钟树 典型时钟树结构 时钟器件 树的性能与时钟缓冲器的内部延时有很大关系 时钟器件 分析时钟树可知，影响时钟分配系统性能的有以下几个因素： 1．偏斜 2．输出偏斜 3．封装偏斜 4．传送延时 5．负载不均衡 6．输入临界变化 时钟器件 时钟缓冲器模型 下图所示的时钟缓冲器输入Cin，并驱动输出Co1_1到Co1_n。输出上升沿之间的绝对最大差值指定为“输出偏斜(tSK)”。 时钟器件 时钟缓冲器偏斜 时钟器件 器件到器件的偏斜 器件到器件的偏斜也称为封装偏斜 时钟器件 时钟缓冲器 (1)不带锁相环的时钟缓冲器 (2)带锁相环的时钟缓冲器 锁相环模块图 时钟器件 时钟缓冲器应用 (1)零延时缓冲器 CY2308锁相环时钟缓冲器结构简图 第七章 高速信号的时序分析 时序系统 时钟器件 时钟抖动 时序系统 信号的传输方式 按时钟策略分： 异步方式 外时钟同步方式 内时钟同步方式 源同步方式 时钟数据恢复方式 时序系统 高速数字互连设计中两种常用的同步时序系统 ： 共同时钟同步 源时钟同步 时序系统 公共时钟同步的时序分析 公共时钟同步原理 公共时钟同步数据收发工作示意图 时序系统 系统时序的基本要求就是： 在下一个时钟周期到达之前，前一个数据要能稳定地被读取。 时序系统 公共时钟同步系统实例 存储器控制器和同步SRAM 时序系统 时序参数： Tco 、缓冲延时 、传播延迟、最大/小飞行时间、建立时间、保持时间、建立时间裕量、保持时间裕量、时钟抖动和时钟偏斜 时序系统 Tco和缓冲延时 Tco和缓冲延时的确定 时序系统 传播延迟：只和信号的传播速度与线长有关 飞行时间：最大飞行时间、最小飞行时间 飞行时间表示参考波形与接收器的实际波形之差飞行时间需要仿真参考负载来计算 。 时序系统 (a)标准飞行时间计算；(b)最大飞行时间和最小飞行时间 时序系统 建立时间和保持时间 时钟信号来的时候，要求数据必须已经存在一段时 间，这就是器件需要的建立时间(Setup Time)而时钟边沿触发之后，数据还必须要继续保持一段时间，以便能稳定地读取，这就是器件需要的保持时间(Hold Time) 时序系统 建立时间裕量和保持时间裕量 如果数据在时钟沿触发前后持续的时间均超过建立时间和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 建立时间裕量取决于逻辑路径的延时和时钟周期 建立时间裕量可以防止由于信号串扰、逻辑延时计算中的错误、后期布线中的小变更造成的对电路的影响 时序系统 抖动(Jitter)和偏斜(Skew) 所谓抖动，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响 时钟抖动示意图 时序系统 时钟偏斜(Skew)是指两个相同的系统时钟之间的偏斜 包含了时钟驱动器的多个输出之间的偏斜(也叫做内部偏斜)，也包含了由于PCB走线误差造成的接收端和驱动端时钟信号之间的偏斜(也叫做外部偏斜) 时序系统 共同时钟时序分析 时序分析示意图 时序系统 共同时钟总线设计的局限性 (1)共同时钟技术通常适用于中等速度的总线设计 (2)由于器件内部电路和PCB走线的延迟，这在理论上限制了共同时钟总线能工作的最大频率；同样，在频率固定的情况下，就限制了最长的走线距离。 (3)走线延迟最主要由走线长度决定，而走线长度常常由散热因素决定。随着总线速度的提升，散热性能要求的增加迫使器件摆放的间隔增大，这在一定程度上也限制了共同时钟系统的速度提升