计算机组成原理实验参考答案(西南交大).docx

[原创]西南交通大学计算机组成实验参考答案 注1、引脚分配依照EP3C40F780C8芯片 注2、一定要参照实验指导书阅读此文 实验一：多路数据选择器的设计 f=((~sel)a)+((sel)b) 当sel=0时，f=a，否则f=b。 引脚分配参考： a[3:0] AH12 AF14 AA8 AB8 b[3:0] AF12 AG12 AA10 U8 f[3:0] E24 F22 E22 F21 sel: AC5 实验二 基于原理图方式的3-8译码电路的设计 ? f0=(~en)+(~a)(~b)(~c) f1=(~en)+(~a)(~b)c f2=(~en)+(~a)b(~c) f3=(~en)+(~a)bc f4=(~en)+a(~b)(~c) f5=(~en)+a(~b)c f6=(~en)+ab(~c) f7=(~en)+abc en为使能端，低电平有效，高电平时输出全为1。 引脚分配参考： a: AH12，b: AF14，c: AA8，en: AC5 f[7:0] F24 H24 H23 L23 L24 M24 J22 AE8 实验三 四位加法器设计 实验思路：用Verilog HDL语言编写一位全加器，再用原理图方式用四个全加器组合实现四位加法器。 Adder.v module Adder(a, b, cin, cout, sum); input a, b, cin; output cout, sum; assign {cout, sum}=a+b+cin; endmodule 原理图： {cout, sum}=a+b+cin cin为进位输入，cout为进位输出。 引脚分配参考： a[3:0] AH12 AF14 AA8 AB8 b[3:0] AF12 AG12 AA10 U8 sum[3:0] E24 F22 E22 F21 cin: AC5，cout: F24 实验四：七段LED数码管显示译码器设计 本实验使用Verilog HDL实现。 module Exp4(f, clk, rst, in, out, sel); ??? input [15:0]in; //输入 ??? input f, clk, rst; //计数开关，时钟，置零开关 ??? output reg[7:0]out; //数码管输出 ??? output reg[2:0]sel; //数码管3-8译码器输出 ????reg[15:0]counter; ??? reg[3:0]data; ??? reg clk_alt; ??? reg[9:0]l; ??? //change frequency?变频段 ??? always @(posedge clk) ????begin ??????? if(l=1023)l=0; ??????? else l=l+1; ??????? clk_alt=l[2]; ??? end ??? //select 选择在哪一个数码管显示 ??? always @(posedge clk) ??? begin ??????? sel=sel+1; ??????? if(sel=4)sel=0; ??????? case(sel) ????????0:data=counter[3:0]; ??????? 1:data=counter[7:4]; ????????2:data=counter[11:8]; ????????3:data=counter[15:12]; ??????? endcase ??? end ??? //count and reset 计数和清零 ??? always @(posedge clk_alt or posedge rst) ??? begin ??????? if (rst==1) counter=0; ??????? else if (f==1) counter=in; ??????? else counter=counter+1; ??? end ??? //translate 译码段，此处可以使用二进制或十六进制，后面的实验同，不再赘述。 ????always ??????? case(data) ??????? 0:out=63; ???? ???1:out=6; ??????? 2:out=91; ??????? 3:out=79; ??????? 4:out=102; ??????? 5:out=109; ?????? ?6:out=125; ?????? ?7:out=7; ??????? 8:out=127; ?????? ?9:out=111; ?????? ?1