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本发明属于数据包存储技术领域,具体涉及一种基于单口RAM的数据包存储器装置,包括地址分配模块:用于给每个传入的数据包分配RAM地址;信息存储模块:用于记录数据包的相关信息;UP模块:用于提升传入数据包接口的数据宽度;RAM写操作模块:分别与信息存储模块、分配模块和UP模块连接,用于将已有信息转换为对RAM的写操作;RAM读操作模块:与信息存储模块连接,用于将已有信息转换为对RAM的读操作;仲裁器:分别与RAM写操作模块和RAM读操作模块连接,用于在读和/或写操作发生时,确定操作的优先级;单口RA
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 117055817 A
(43)申请公布日 2023.11.14
(21)申请号 202311071559.9
(22)申请日 2023.08.24
(71)申请人 上海宇思微电子有限公司
地址 2
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