第七章-时序逻辑电路--第四节数字钟和智力竞赛抢答电路分析.pptVIP

时序逻辑电路 第七章 时序逻辑电路 7.1 触发器 7.2 计数器 7.3 寄存器和移位寄存器 7.4 数字钟和智力竞赛抢答电路分析 时序逻辑电路 7.4 数字钟和智力竞赛抢答电路分析 7.4.1 数字钟 数字式电子钟电路如图7-46所示。顾名思义，该电路应该具有计时和数字显示功能，为了使该数字钟更具实用价值，还需设置时间调校电路，可以人为设定时间或当时钟计时不准时进行手动调整和校对。 首先根据电路的功能将电路分割成若干功能模块，找出各模块之间的逻辑关系，并画出各模块相互关系的示意图。现用虚线将电路分割成脉冲发生器、分频器、校时电路、计数器和译 码显示五大功能模块，各模块间的逻辑关系如图7-47所示。 时序逻辑电路 图7-46 数字式电子钟电路 时序逻辑电路 由图7-48可见，该系统共使用了六种数字集成电路，其中五种是74LS系列的TTL集成电路，一种CMOS集成电路。通过查阅数字集成电路手册，可以得到图中所用集成电路的外引线端子排列图如图7-55所示。其中，74LS04是六反相器电路，74LS51是二与或非门电路。74LS48是中规模集成显示译码器，可以将8421BCD码输入变换成七段字形输出（高电平有效），直接驱动七段数码管显示字形；它的各输出端均含有一个上拉电阻，不需外接电阻。 时序逻辑电路 74LS90是中规模集成二-五-十进制异步计数器，具有异步置0和异步置9功能，可以方便地构成任意进制计数器。74LS74是双D触发器，为上升沿触发，在该系统中主要用于构成校时控制用的环形计数器。74HC4060是带振荡器的14级串行计数器专用集成电路，电路结构是 CMOS型，其输出端负载能力是10个LSTTL负载，故不需要另外的接口电路。在电路中构成脉冲发生器与分频器。 时序逻辑电路 图7-47 数字式电子钟简化逻辑框图 时序逻辑电路 图7-48 数字钟使用集成电路外引线端子图 时序逻辑电路 下面讨论数字钟电路各模块的工作原理。 脉冲发生器部分电路采用典型的石英晶体多谐振荡器，其输出频率取决于石英晶体的谐振频率，本例中石英晶体的谐振频率是32768 Hz，故其输出频率也是32768 Hz；因为32768=215，所以秒信号由32768 Hz信号经15级分频器分频产生。为什么不直接使用1Hz的信号发生器直接产生秒信号呢？主要原因有两个，一是因为直接产生1Hz信号的精度不便于控制，误差较大；二是因为没有现成的谐振频率为1Hz的石英晶体。74HC4060内部已包含振荡器电路和14级二分频器电路，还需要一级分频器由74LS74中的D触发器构成。 时序逻辑电路 校时电路由一个三位环形计数器和两个完全相同的数据选择器电路组成。当电路通电时，由Rs和Cs组成的延时电路使环形计数器置成100状态，数据选择器选择正常的进位信号，电子钟开始工作；当按钮S1按下时，通过反相器产生一个脉冲上升沿，使环形计数器的状态变为010，左边的数据选择器将切断时信号，选择手动校时信号，此时按下S2按钮将会产生单次脉冲，对时计数进行调校。当再次按下按钮S1时，环形计数器的状态将变成001，此时右边的数据选择器将切断分信号，选择手动校时信号，此时按下S2按钮将会产生单次脉冲，对分计数进行调校。再次按下按钮S1，环形计数器的状态将变回100状态，数字钟开始正常计时。 时序逻辑电路 计数模块分成三个相对独立的小模块。其中，秒计数模块和分计数模块的结构是相同的，均是由两片74LS90集成电路构成的60进制计数器，当秒计数模块累计60个秒脉冲信号时，秒计数器复位，并产生一个分进位信号；当分计数模块累计60个分脉冲信号时，分计数器将复位，并产生一个时进位信号；时计数模块是由两片74LS90构成的一个24进制计数器，对时脉冲信号进行计数，累计24小时为一天。 译码显示模块中，每个74LS48的数据输入端对应着相应的74LS90的数据输出，将计数器输出的8421BCD码转换成七段数码显示输出，驱动各相应的数码管，显示当前时间。 时序逻辑电路 通过以上分析，可看出数字钟的基本工作过程为：脉冲发生器产生频率为32768 Hz的矩形脉冲，经分频器分频后产生标准秒信号。计数长度为60的秒计数器对秒脉冲信号进行计数，同时将计数结果送入译码显示电路以显示当前秒数；当计数到60时产生一个分进位信号，进入分计数器进行计数并将计数结果送入译码显示电路显示当前分数；同样，当分计数器计数达到60时输出一个时进位信号进入时计数器进行计数并将计数结果送入译码显示电路显示当前时数；当时计数器计数达到24时会产生一个复位信号，将计数器复位并从零开始计数。新一天的计时