FPGA设计及应用（第三版）.pptxVIP

第1章绪论;1.1EDA发展历程;20世纪80年代初，随着集成电路规模的增大，EDA技术有了较快的发展。许多软件公司如Mentor，DaisySystem及LogicSystem等进入市场，开始供应带电路图编辑工具和逻辑模拟工具的EDA软件。这个时期的软件主要针对产品开发，按照设计、分析、生产和测试等多个阶段，不同阶段分别使用不同的软件包，每个软件只能完成其中的一项工作，通过顺序循环使用这些软件，可完成设计的全过程。但这样的设计过程存在两个方面的问题：第一，由于各个工具软件是由不同的公司和专家开发的，只解决一个领域的问题，若将一个工具软件的输出作为另一个工具软件的输入，就需要人工处理，过程很繁琐，影响了设计速度；第二，对于复杂电子系统的设计，当时的EDA工具由于缺乏系统级的设计考虑，不能提供系统级的仿真与综合，设计错误如果在开发后期才被发现，将给修改工作带来极大的不便。;2．CAE阶段

CAE阶段是从20世纪80年代初期到20世纪90年代初期，这个阶段在集成电路与电子设计方法学以及设计工具集成化方面取得了许多成果。各种设计工具，如原理图输入、编译与连接、逻辑模拟、测试码生成、版图自动布局以及各种单元库已齐全。由于采用了统一数据管理技术，因而能够将各个工具集成为一个CAE(ComputerAidedEngineering，计算机辅助工程)系统。按照设计方法学制定的设计流程，可以实现从设计输入到版图输出的全程设计自动化。这个阶段主要采用基于单元库的半定制设计方法，采用门阵列和标准单元设计的各种ASIC(ApplicationSpecificIntegratedCircuit，专用集成电路)得到了极大的发展，将集成电路工业推入了ASIC时代。多数系统中集成了PCB自动布局布线软件以及热特性、噪声、可靠性等分析软件，进而可以实现电子系统设计自动化。;3．EDA阶段

20世纪90年代以来，电子设计技术发展到EDA阶段，其中微电子技术以惊人的速度发展，其工艺水平达到深亚微米级，在一个芯片上可集成数百万乃至上千万只晶体管，工作速度可达到吉兆赫，这为制造出规模更大，速度更快和信息容量很大的芯片系统提供了条件，但同时也对EDA系统提出了更高的要求，并促进了EDA技术的发展。此阶段主要出现了以高级语言描述、系统仿真和综合技术为特征的第三代EDA技术，不仅极大地提高了系统的设计效率，而且使设计人员摆脱了大量的辅助性及基础性工作，将精力集中于创造性的方案与概念的构思上。;(1)高层综合(HLS，HighLevelSynthesis)的理论与方法取得较大进展，将EDA设计层次由RTL级提高到了系统级(又称行为级)，分为逻辑综合和测试综合。逻辑综合就是对不同层次和不同形式的设计描述进行转换，通过综合算法，以具体的工艺背景实现高层目标所规定的优化设计，通过设计综合工具，可将电子系统的高层行为描述转换到低层硬件描述和确定的物理实现，使设计人员无须直接面对低层电路，不必了解具体的逻辑器件，从而把精力集中到系统行为建模和算法设计上。测试综合是以设计结果的性能为目标的综合方法，以电路的时序、功耗、电磁辐射和负载能力等性能指标为综合对象。测试综合是保证电子系统设计结果稳定可靠工作的必要条件，也是对设计进行验证的有效方法，其典型工具有Synopsys公司的BehavioralCompiler以及MentorGraphics公司的Monet和Renoir。;(2)采用硬件描述语言(HDL，HardwareDescriptionLanguage)来描述10万门以上的设计，并形成了VHDL和VerilogHDL两种标准硬件描述语言。它们均支持不同层次的描述，使得复杂IC的描述规范化，便于传递、交流、保存与修改，也便于重复使用。随着VHDL和VerilogHDL语言的完善，设计工程师已经习惯用语言而不是电路图来描述电路。;(3)采用平面规划(Floorplaning)技术对逻辑综合和物理版图设计进行联合管理，做到在逻辑综合早期设计阶段就考虑到物理设计信息的影响。通过这些信息，设计者能更进一步进行综合与优化，并保证所作的修改只会提高性能而不会对版图设计带来负面影响。这在深亚微米级布线延时已成为主要延时的情况下，加速设计过程的收敛与成功是有所帮助的。在Synopsys和Cadence等公司的EDA系统中均采用了这项技术。;(4)可测性综合设计。随着ASIC的规模与复杂性的增加，测试难度与费用急剧上升，由此产生了将可测性电路结构制作在ASIC芯片上的想法，于是开发了扫描插入、BLST(内建自测试)、边界扫描等可测性设计(DFT)工具，并已集成到EDA系统中。其典型产品有Compass