第二讲verilog语法的基本概念（ppt课件）.pdfVIP

第二讲Verilog语法的基本概念

概述

概述

lVerilog既是一种行为描述的语言也是一种结构描述语言。Verilog模型可以

是实际电路的不同级别的抽象。这些抽象的级别包括：

•系统级(system):用高级语言结构实现设计模块的外部性能的模型。

•算法级(algorithm):用高级语言结构实现设计算法的模型。

•RTL级(RegisterTransferLevel):描述数据在寄存器之间流动和如

何处理、控制这些数据流动的模型。

以上三种都属于行为描述，只有RTL级才与逻辑电路有明确的对应关

系。

•门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。

•开关级(switch-level):描述器件中三极管和储存节点以及它们之间

连接的模型。

2023/12/142

概述

概述

VerilogHDL行为描述语言具有以下功能：

VerilogHDL行为描述语言具有以下功能

•可描述顺序执行或并行执行的程序结构。

•用延迟表达式或事件表达式来明确地控制过程的启动

时间。

•通过命名的事件来触发其它过程里的激活行为或停止

行为。

•提供了条件如if-else、case、循环程序结构。

•提供了可带参数且非零延续时间的任务(task)程序结

构。

•提供了可定义新的操作符的函数结构(function)。

•提供了用于建立表达式的算术运算符、逻辑运算符、

位运算符。

•VerilogHDL语言作为一种结构化的语言也非常适合

于门级和开关级的模型设计。

2023/12/143

概述

概述

因其结构化的特点又使它具有以下功能：

因其结构化的特点又使它具有以下功能：

u提供了一套完整的表示组合逻辑的基本元件的原

语(primitive);

u提供了双向通路（总线）和电阻器件的原语;

u可建立MOS器件的电荷分享和电荷衰减动态模型。

2023/12/144

2.1Verilog模块的基本概念

2.1Verilog模块的基本概念

下面先介绍几个简单的VerilogHDL程序，从中了解

下面先介绍几个简单的VerilogHDL程序，从中了解

Verilog模块的特性

Verilog模块的特性

【例2.1】

modulemuxtwo(out,a,b,sl);

inputa,b,sl;a

outputout;out

regout;

b

always@(sloraorb)

if(!sl)out=a;

elseout=b;sl

en