数电课设FPGA可逆计数器-汪顺其-1h.pdf

数字电子技术基础

课程设计报告书

设计题目：24进制可逆计数器设计

组号：3组______

任课教师：陈彬兵_________

小组成员及学号：

杨

汪

卿

杨

王

报告日期：2021年6月19日

(一)设计题目

24进制可逆秒计数器设计

(二)设计要求

1、秒计数器为24进制，并且计数值用数码管以十进制显示；

2、通过控制信号可实现正计时和倒计时（递增和递减计数）；计数器要求带

复位、启动/暂停功能。

(三)设计思路

使用verilog硬件描述语言设计一个基本时序逻辑电路24进制计数器，并可控

制加减。当计数脉冲作为计数器的时钟信号，计数结果通过晶体管显示。通过程

序设计将加、减计数器电路结合起来，即初步构成一个加/减24进制可逆计数

器。整个可逆计数器电路（不包括数字显示部分）的设计框图如下图所示:

我们选择异步清零电路来实现设计，当if(star==1)时，计数器加，否则计数器减。

(四)小组分工：

汪：设计代码，代码BUG调试。

卿：设计思路，管脚分配。

杨：改进设计思路，工程调试。

杨；仿真测试及展示

王：报告撰写

(五)Verilog源程序

子模块：

(六)调试过程

1、AnalysisSynthesis成功的截图

2、管脚分配表的截图

3、CompileDesign成功的截图

4、programmer成功的截图

(七)设计结果展示、分析

基本功能完成情况：由本组设计的24进制计数器，经过仿真软件进行验

证，改变脉冲信号，该计数器能够对秒脉冲计数，并且计数值以十进制显示，通

过控制信号可实现正计时和倒计时，并具有复位、启动/暂停功能。计数值用数

码管以十进制显示。能完成基本功能。

分析：虽然通过verilog硬件描述语言成功设计并实现了上述电路，但程序

较为繁琐，并且要进行进行功能较为复杂，若直接调用芯片进行组合设计，可能

会较为简便并具有一些扩展功能。

(八)心得体会

1、通过这次对数字钟的设计与制作，我们了解了关于数字钟的原理与

设计理念，并掌握了功能电路的基本设计方法。对我们工工科的学

生，实际能力的培养至关重要，而这种实际能力的培养单靠课堂教

学是远远不够的，必须从课堂走向实践，课程设计不仅达到了专业

学习的目的，并且提高了我们实际动手能力有所提高。此外，课程

设计进一步激发了我们对逻辑电路设计的兴趣，并能够结合实际存

在的问题讲行更深入的学习。

2、通过这次对24进制可逆计数器的设计与制作，我们加深了对时序电

路的理解，同时也进一步掌握了verilog语言和仿真软件的应用，能

够对设计的电路进行仿真，从而验证电路的正确性。通过这次设计

我还学会了通过图书馆书籍和互联网进行资料的收集，为以后的设

计工作奠定基础。

3、在此次做实验过程中，我们也遇到了许多问题难以解决，比如说如

何实现整体清零，如何通过数码管来来检验实验的成功;怎样用

verilog语言描述同步清零和异步清零等，还好经过查阅资料和大家

的共同努力，问题都最终都得以解决。