基于Verilog HDL的数字系统设计与实现-全套PPT课件.pptx

第1章硬件开发平台及集成开发平台;第1章硬件开发平台及集成开发平台;课程性质、地位和作用、课程体系;课程性质、地位和作用、课程体系;1.1FPGA原理与介绍;1.1.1FPGA结构及原理;1.1.1FPGA结构及原理;1.1.2FPGA芯片介绍;1.2硬件开发平台;1.2.1硬件平台介绍;1.2.2硬件接口电路;1.2.2硬件接口电路;1.2.2硬件接口电路;1.2.2硬件接口电路;1.2.2硬件接口电路;1.2.3开发板引脚定义;1.2.3开发板引脚定义;1.2.3开发板引脚定义;1.2.3开发板引脚定义;1.2.3开发板引脚定义;1.3硬件开发平台;1.3.1Vivado套件介绍;1.3.2Vivado开发流程;1.3.2Vivado开发流程;1.3.2Vivado开发流程;1.3.3生成和下载PROM文件;1.3.3生成和下载PROM文件;1.3.3生成和下载PROM文件;第2章VerilogHDL语言基础;第2章VerilogHDL语言基础;2.1模块结构;2.1.1硬件描述语言简介;2.1.2Verilog基本程序结构;2.2基本语法;2.2.1基本语法规则;2.2.1基本语法规则;2.2.2常量及其表示;2.2.3变量及其数据类型;2.2.4表达式;2.2.5运算符及其优先级;2.3描述方式;2.3.1结构化描述;2.3.1结构化描述;2.3.2数据流描述;2.3.3行为描述;2.3.3行为描述;2.3.3行为描述;2.3.3行为描述;2.3.3行为描述;2.3.3行为描述;2.3.4描述形式与电路建模;2.4逻辑仿真;2.4.1Testbench简介;2.4.2激励信号;2.4.2激励信号;2.4.3系统自定义函数和任务;第3章组合逻辑电路设计;第3章组合逻辑电路设计;3.1编码器;3.1.1普通编码器;3.1.2优先编码器;3.1.2优先编码器;3.1.2优先编码器;3.2译码器;3.2.1二进制译码器;3.2.2显示译码器;3.2.2显示译码器;3.3数据选择器;3.3.1二选一数据选择器;3.3.2四选一数据选择器;3.3.2四选一数据选择器;3.3.2四选一数据选择器;3.3.2四选一数据选择器;3.4数据分配器;3.4数据分配器;3.5数值比较器;3.6加法器;3.6加法器;3.6加法器;3.6加法器;3.7算术逻辑单元;3.7算术逻辑单元;第4章时序逻辑电路设计;第4章时序逻辑电路设计;4.1时序逻辑电路建模基础;4.2锁存器和触发器建模;4.2.18位D锁存器;4.2.18位D锁存器;4.2.2D触发器;4.2.3异步置位和复位D触发器;4.2.4同步置位和复位D触发器;4.2.5异步复位和置位JK触发器;4.2.6阻塞赋值和非阻塞赋值;4.2.6阻塞赋值和非阻塞赋值;4.2.6阻塞赋值和非阻塞赋值;4.2.6阻??赋值和非阻塞赋值;4.2.6阻塞赋值和非阻塞赋值;4.3寄存器建模;4.3.1普通寄存器;4.3.2移位寄存器;4.4计数器建模;4.4.1同步四位二进制加计数器;4.4.2异步四位二进制加计数器;4.4.3非二进制加计数器;4.4.4分频器;4.4.4分频器;第5章时序状态机设计;第5章时序状态机设计;5.1有限状态机;5.2状态机设计实例;5.2状态机设计实例;5.2状态机设计实例;5.2状态机设计实例;5.2状态机设计实例;5.2状态机设计实例;5.2状态机设计实例;5.2状态机设计实例;5.2状态机设计实例;5.2状态机设计实例;5.2状态机设计实例;5.2状态机设计实例;第6章原理图设计及IP调用;第6章原理图设计及IP调用;6.1原理图设计;6.2IP调用;6.2.1创建新封装IP的设计工程;6.2.1创建新封装IP的设计工程;6.2.2添加新封装IP的设计源文件;6.2.2添加新封装IP的设计源文件;6.2.2添加新封装IP的设计源文件;6.2.2添加新封装IP的设计源文件;6.2.3定制封装IP;6.2.3定制封装IP;6.2.3定制封装IP;6.2.4调用用户封装IP;6.2.4调用用户封装IP;6.2.4调用用户封装IP;6.2.5系统行为级仿真;6.2.5系统行为级仿真;6.2.6系统验证;6.2.6系统验证;6.2.6系统验证;6.2.6系统验证;第7章常用接口电路设计;第7章常用接口电路设计;7.1LED显示控制;7