乘法累加器的设计与实现.pdf

深圳大学考试答题纸

(以论文、报告等形式考核专用)

二○一二～二○一三学年度第二学期

课程名

课程编号2213100601EDA技术主讲教师邓小莺评分

称

学号姓名专业年级

教师评语：

题目：乘法累加器的设计与实现

一总体结构图

设计思路和基本原理：

寄存器A,B,C具有异步清零功能，当rst为1时，三个寄存器复位，当rst为0时，当时钟信

号clk的上升沿到来时，寄存器的输出等于输入。因为系统输出Z既是结果输出，也可被内部引

用，因此Z为buffer,而不是out。

5位被乘数和乘数x,y输入后，暂存在寄存器A,B中，保证数据能够受同一个时钟的控制参与

运算。寄存器A,B的输出首先相乘，得到10位乘积，10位乘积与寄存器C的输出相加，加法器的

输出即为系统的输出。当sel为1时，将系统的结果存放到寄存器C当中，实现乘法累加功能。

当sel为0时，寄存器C清零，实现乘法功能。

二主要功能模块组成图

1.5位乘法器

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2.10位加法器

三代码设计

1.5位乘法器

主代码

libraryIEEE;

第2页共8页

useIEEE.STD_LOGIC_1164.ALL;

usework.my_component.all;

entitymulis

port(a,b:instd_logic_vector(4downto0);

prod:outstd_logic_vector(9downto0));

endmul;

architectureBehavioralofmulis

typematrixisarray(0to4)of

std_logic_vector(3downto0);

signals,c:matrix;

begin

u1:componenttop_rowportmap(a(0),b,s(0),c(0),prod(0));

u2:componentmid_rowportmap(a(1),b,s(0),c(0),s(1),c(1),prod(1));

u3:componentmid_rowportmap(a(2),b,s(1),c(1),s(2),c(2),prod(2));

u4:componentmid_rowportmap(a(3),b,s(2),c(2),s(3),c(3),prod(3));

u5:componentmid_rowportmap(a(4),b,s(3),c(3),s(4),c(4),prod(4));

u6:componentlower_rowportmap(s(4),c(4),prod(9downto5));

endBehavioral;

top_row

libraryIEEE;

useIEEE.STD_LOGIC_1164.ALL;

usework.my_component.all;

entitytop_rowis

port(a:instd_logic;

b:instd_logic_vector(4downto0);

sout,cout: