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verilog八位十进制计数器实验报告(附源代码)

8位10进制计数器实验报告

实验目的

学习时序逻辑电路

学会用verilog语言设计时序逻辑电路

掌握计数器的电路结构

掌握数码管动态扫描显示原理

实验内容

实现一个8bit十进制（BCD码）计数器

端口设置：

用拨动开关实现复位和使能

LED灯来表示8位数据

用数码管显示16进制的八位数据

复位时计数值为8‘h0

复位后，计数器实现累加操作，步长为1，逢9进1，,计数值达到8‘h99后，从0开始继续计数

使能信号为1时正常计数，为0时暂停计数，为1时可继续计数。

每0.5s计数值加1

当达到一个扫描信号的周期时的波形如下

当达到一个以上计数信号的周期时的波形

实验分析：

实验总体结构和模块间关系如图所示：（其中还需要补上使能信号）

实验原理：

由于要求实现数码管和LED灯的显示，先考虑LED灯，可以直接由8位输出信号控制，而数码管需要同时显示两个不同的数字，需要时分复用，即快速的交替显示十位和个位，利用人眼的视觉暂留来达到同时显示。这样就需要两种不同的频率信号。一种是每0.5s一次，作为计数信号，用脉冲生成器生成，另一种是1ms一次的扫描信号，用降频器生成，将计数信号输入计数器来计数，并将计数的值和扫描信号同时输入扫描显示模块。在扫描显示模块里用一个变量值在0和1间交替来指导选择信号选择数码管的不位数。交替的条件是收到扫描信号。7段数码管和LED灯都与计数值的变量相连即可实现。

实现细节

首先写一个脉冲生成器（div.v），每0.5s输出一次计数脉冲cnt

写一个计数器（cnt.v）设置一个8位计数变量，分成两个4位变量dnum（十位）和num（个位）。如果接受到rst信号，则将计数变量置成x90.否则每次接受到计数信号，将计数变量的值增1,（同时考虑进位和回到x00的情况）

写一个扫描信号生成器（scan.v），每1ms生成一次扫描信号

写一个显示器（display.v），设置对数码管位数的4位选择信号sel和led灯的控制变量dnum（高4位）和num（低四位）。设置seg作为7段数码管的控制变量。设置一个中间变量a（初值0），如果接受到scan信号，将a0变1或1变0.如果a为0，sel为x1101，显示数码管十位，如果a为1，sel为x1110，显示数码管个位。

以上各个模块均由时钟信号控制。

写一个top模块综合以上模块。

附录（源代码）：

Div.v模块：

modulediv(

inputclk,

inputrst,

outputregcnt

);

reg[25:0]cnt_div;

always@(posedgeclkorposedgerst)

begin

if(rst)

cnt_div=26b0;

elseif(cnt_div==26d49_999_999)

cnt_div=26b0;

else

cnt_div=cnt_div+26b1;

end

always@(posedgeclkorposedgerst)

begin

if(rst)

cnt=1b0;

elseif(cnt_div==26d49_999_999)

cnt=1b1;

else

cnt=1b0;

end

endmodule

cnt.v模块：

modulecnt(

inputclk,

inputWE,

inputrst,

inputcnt,

outputreg[3:0]dnum,

outputreg[3:0]num

);

always@(posedgeclk)

begin

if(rst)

begin

dnum=4h9;

num=4h0;

end

elseif(WEcnt)

begin

if(num==4h9)

begin

num=4h0;

if(dnum==4h9)

dnum=4h0;

else

dnum=dnum+4h1;

end

else

num=num+4h1;

end

end

endmodule

scan.v模块：

modulescan(

inputclk,

outputregscan_sgn

);

reg[16:0]scan_cnt;

initialscan_sgn=0;

initialscan_cnt=0;

always@(posedgeclk)

begin

if(scan_cnt==17d99_999)

scan_cnt=17d0;