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VHDL-计数器频率计控制器

洛阳理工学院实验报告

系别

计算机系

班级

学号

姓名

课程名称

EDA技术与VHDL

实验日期

实验名称

4位二进制加法计数器

成绩

实验目的：

1.熟悉QuartusII软件

2.练习计数器模块的定制和工作原理

实验条件：

QuartusII集成开发环境

实验内容：

编写4位二进制加法计数器的VHDL代码并仿真，编译下载验证

实验数据：

1.实验程序

(1)4位二进制加法计数器的VHDL代码

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT4IS

PORT(CLK:INSTD_LOGIC;

Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));

END;

ARCHITECTUREBHVOFCNT4IS

SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

PROCESS(CLK)BEGIN

IFCLKEVENTANDCLK=1THENQ1=Q1+1;

ENDIF;

ENDPROCESS;

Q=Q1;

ENDBHV;

2.程序运行图：

(1)4位二进制加法计数器

(2)频率计控制器

3.波形图：

(1)4位二进制加法计数器

(2)频率计控制器

4.四选一多路选择器的符号图

(1)4位二进制加法计数器

(2)频率计控制器

实验总结：

通过实验，让我更加深刻了解并掌握了如何使用QuartusII的使用，工程的建立，观察时序仿真图和电路图。此次实验让我对时钟的了解更加深刻，计数器的使用更加的轻松。