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EDA技术教材:《EDA技术及应用》,张丽华主编主要参考书:《EDA技术与VHDL》,潘松主编
31综合设计七段数码管驱动电路计数器时序控制电路锁存器使能清零锁存控制信号扫描信号
实验八综合设计(1)带有使能、清零的十进制计数器counter(2)上升沿锁存的四位锁存器reg(3)七段数码管译码器seg(4)七段数码管扫描电路segr(5)时序控制电路timer(6)顶层设计top
实验八综合设计新建工程设计输入编译仿真管脚绑定下载验证等全部过程。
端口名Clk_1hzClk_inClk_1kDig[3..0]Seg[6..0]方向InInOutOutOut电路图上标号KEY8KEY7KEY6DIG[0]…DIG[3]SEG[0]…SEG[7]FPGA管脚号P17P18R17连线接1hz接待测信号改变位置,观察七段数码管的变化接1024hz七段数码管的位选七段数码管的段选SEG[0]F10SEG[1]E11SEG[2]F12SEG[3]C12SEG[4]D12SEG[5]E13SEG[6]C14DIG[0]H15DIG[1]E14DIG[2]A18DIG[3]D16
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