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的读操作。RST/VPD:复位信号，当输入信号延续2器
的读操作。RST/VPD:复位信号，当输入信号延续2
器1的外部输出）；P3.6：（片外数据存储器“写”选通控制输出）；P3.7：（片外数据存储器“读”选
G:编程脉冲PSEN:外部程序存储器读选通信号，在读外部ROM时PSEN是低电平有效，以实现对ROM
80C51引脚封装及功能
80C580C589C51和89C52引脚图
总线型
80C52是80C51的增强型，有以下几点不同
片内ROM字节数：从4K增加到8K；
片内RAM字节数：从128增加到256；
定时/计数器从2个增加到3个；
中断源由5个增加到6个。
存储器，当其为高电平时，对ROM的读操作是从内部存储器开始的，并可延至外部程序存储器。ALE/PRO
存储器，当其为高电平时，对ROM的读操作是从内部存储器开始的，并可延至外部程序存储器。ALE/PRO
的读操作。RST/VPD:复位信号，当输入信号延续2
外部中断0输入；P3.3：外部中断1输入；P3.4：T0（定时器0的外部输入）；P3.5：T1（定时
通控制输出）。EA/VPP:访问程序存储器控制信号，当其为低电平时，对ROM的读操作限定在外部的程序
非总线型
G:编程脉冲PSEN:外部程序存储器读选通信号，在读外部
G:编程脉冲PSEN:外部程序存储器读选通信号，在读外部ROM时PSEN是低电平有效，以实现对ROM
的读操作。RST/VPD:复位信号，当输入信号延续2
通控制输出）。EA/VPP:访问程序存储器控制信号，当其为低电平时，对ROM的读操作限定在外部的程序
，P3口作为第二功能使用。P3.0：RXD（串行口输入）；P3.1：TXD（串行口输出）；P3.2：
P0、P1、P2、P3口的电平与CMOS和TTL电平兼容。
P0口的每一位口线可以驱动8个LSTTL负载。在作为通用I/O口时，由于输出驱动电路是开漏方式，由集电极开路（OC门）电路或漏极开路电路驱动时需外接上拉电阻；当作为地址/数据总线使用时，口线输出不是开漏的，无须外接上拉电阻。
P1、P2、P3口的每一位能驱动4个LSTTL负载。它们的输出驱动电路设有内部上拉电阻，所以可以方便地由集电极开路（OC门）电路或漏极开路电路所驱动，而无须外接上拉电阻。
当CPU不对P3口进行字节或位寻址时，内部硬件自动将口锁存器的Q端置1。这时，P3口作为第二功能使用。
P3.0：RXD（串行口输入）；
P3.1：TXD（串行口输出）；
P3.2：外部中断0输入；
P3.3：外部中断1输入；
P3.4：T0（定时器0的外部输入）；
P3.5：T1（定时器1的外部输出）；
P3.6：（片外数据存储器“写”选通控制输出）；
P3.7：（片外数据存储器“读”选通控制输出）。
EA/VPP:访问程序存储器控制信号，当其为低电平时，对ROM的读操作限定在外部的程序存储器，当其为高电平时，对ROM的读操作是从内部存储器开始的，并可延至外部程序存储器。
ALE/PROG:编程脉冲
的读操作。RST/VPD:复位信号，当输入信号延续2外部中断0输入；P3.3：外部中断1输入；P3.4：T0（定时器0的外部输入）；P3.5：T1（定时存储器，当其为高电平时，对ROM的读操作是从内部存储器开始的，并可延至外部程序存储器。ALE/PROPSEN:外部程序存储器读选通信号，在读外部ROM
的读操作。RST/VPD:复位信号，当输入信号延续2
外部中断0输入；P3.3：外部中断1输入；P3.4：T0（定时器0的外部输入）；P3.5：T1（定时
存储器，当其为高电平时，对ROM的读操作是从内部存储器开始的，并可延至外部程序存储器。ALE/PRO
XTAL:时钟晶振输入端。
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