DC综合概论全面总结.pdfVIP

DC综合概论全面总结

DC综合概论全面总结

1setuptime与holdtime之一2

2setuptime与holdtime之二4

3setuptime与holdtime之三8

4fanout与skew13

5highfanout19

6multicycle_path30

7multicycle_path补充41

8gatedclock之一46

9gatedclock之二50

10virtualclock53

11IO约束56

12优化约束61

1

DC综合概论全面总结

1setuptime与holdtime之一

IC代码的综合过程可以说就是时序分析过程，DC会将设计打散成一个个路经，这些路

经上有cell延迟和net延迟，然后DC会根据你加的约束，来映射库中符合这种延迟以及驱

动的器件。从而达到综合的目的。DC的所有时序约束基础差不多就是setuptime和hold

time。可以用下面的图片说明：

所谓setuptime即建立时间，也就说数据在时钟到来之前保持稳定所需要的时间，

holdtime即保持时间，也就是说在时钟到来之后数据需要保持稳定的时间。在深入建立

时间和保持时间之前。先了解下DC中的路经以及startpoint、endpoint。

所谓startpoint就是：（1）inputport（顶层设计的输入端口）（2）clockpinof

sequentialcell（触发器的clockpin）

所谓的endpoint就是：（1）outputport（顶层设计的输出端口）（2）datapin

ofsequentialcell（触发器的datapin）

了解startpoint和endpoint，就可以方便的了解DC是如何将设计打散成路经，

一个设计中基本的路经分为4种，如下图：

path1：inputporttodatapinofsequentialcell

path2：inputporttooutputport

path3：clockpintodatapinofnextsequentialcell

path4：clockpintooutputport

2

DC综合概论全面总结

所有的设计也就这四种类型的路径。另外一种就是带反馈的，也就是本身的clockpin

todatapin。

有了路径的概念之后，我们可以分析更复杂的setuptime和holdtime。DC中对

于建立时间的分析是基于路径的最大延迟;而对于保持时间的分析是基于路径的最小延迟。

看下面一个例子：

这个是给定setuptime和holdtime的案例，要求算出最小时钟周期。同理也可以

给你一个周期和setuptime和holdtime，计算时间裕度。我们假设时钟周期是20，每个

触发器的cell延迟是1，触发器的建立时间是1，保持时间是0.5，分析下列图中的建立时

间和保持时间的slack。

看到设计，首先要分析路径，找出最长和最短路径，因为DC的综合都是根据约束而得

到最短和最长路径来进行器件选择的。所以接下来将图中的所有路径标出。因为没有前级

（input_delay)和后级电路(output_delay)，我们只分析图中给出的路径，如下图：

对于红色路径：TdTcell+Td4+Td5+Td61+4+3+19

对于黄色路径：TdTcell+Td4+Td5+Td6+Td81+4+3+1+211

对于紫色路径：TdTcell+Td1+Td2+Td31+2+3+28

对于绿色路径：TdTcell+Td7+Td2+Td31+2+3+28

所以Tlongest11,Tshortest8

对于set