verilog入门基础教程.ppt

Verilog语言的根本语法规那么

变量的数据类型

Verilog程序的根本结构

2.3.4逻辑功能的仿真与测试;硬件描述语言HDL(HardwareDescriptionLanguag)

类似于高级程序设计语言.它是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统所的逻辑功能。HDL是高层次自动化设计的起点和根底.;

;#起源于美国国防部提出的超高速集成电路研究方案，目的是为了把电子电路的设计意义以文字或文件的方式保存下来，以便其他人能轻易地了解电路的设计意义。;FPGA开发流程与软件;VHDL和Verilog的功能较强属于行为描述语言。两种HDL均为IEEE标准。特别是Verilog由于其句法根源出自C语言,它相对VHDL好用好学;能力〔capability〕;数据类型〔datatype〕;易学性〔easiesttolearn〕;2.3.1Verilog语言的根本语法规那么;为了表示数字逻辑电路的逻辑状态，Verilog语言规定了

4种根本的逻辑值。;5．常量及其表示;2.3.2变量的数据类型;存放器型变量对应的是具有状态保持作用的电等路元件,如触发器存放器。存放器型变量只能在initial或always内部被赋值。;2、每个模块先要进行端口的定义，并说明输入〔input)和输出

〔output),然后对模块功能进行描述。;模块定义的一般语法结构如下：;modulemux2to1(a,b,sel,out);

inputa,b,sel;//定义输入信号

outputout;//定义输出信号

wireselnot;//定义内部节点信号数据类型

//下面对电路的逻辑功能进行描述

notU1(selnot,sel);

andU2(a1,a,selnot);

andU3(b1,b,sel);

orU4(out,a1,b1);

endmodule;2.3.4逻辑功能的仿真与测试