PLD第四章-开发流程和设计技巧.ppt

2、QuartusII简介*第四章开发流程和设计技巧在高阶设计的领域中，硬件描述语言扮演的角色，只是一种程序语言接口；它提供了一个极具弹性的设计入口，以作为电路设计者与各种计算机辅助设计工具之间沟通的桥梁。因此，若缺少了这些EDA工具，硬件描述语言的剩余价值，也只不过是一种系统规划工具，或是技术文件格式而已。具体地说，整个数字电路的高阶设计概念，可以说就是设计自动化的实现。完整的自动化数字电路设计流程包含了三种主要的EDA工具：仿真器、综合器以及配置与绕线（PR）工具；除了PR工具之外，其余两者绝大部分，均是以VHDL或VerilogHDL作为其程序语言接口。一：开发流程图：应用于FPGA/CPLD的EDA开发流程1、EDA开发流程时序综合：整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。适配：将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。时序仿真与功能仿真：时序仿真接近真实器件运行特性的仿真功能仿真直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟硬件测试：将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改正设计。图：QuartusII设计流程3、系统仿真仿真也称模拟（Simulation）是对电路设计的一种间接的检测方法，是利用计算机对整个硬件系统进行模拟检测，但却可以不接触具体的硬件系统。仿真激励信号的产生：◆用VHDL写一个波形信号发生器，然后将此波形发生器与需仿真设计实体组装设计成一个仿真测试模块。◆利用仿真器的波形设置命令施加激励信号。图：VHDL仿真流程VHDL系统级仿真VHDL仿真模型*