计算机组成原理第四章-PPT.ppt

计算机组成原理第四章;4.1概述;(1)半导体存储器;;;;(1)存取时间与物理地址无关（随机访问）;大家应该也有点累了，稍作休息;磁盘、磁带、光盘;高;缓存;缓存;4.2主存储器;2.主存和CPU的联系;高位字节地址为字地址;计算机系统可以按字（存储字长）寻址，也可以按字节寻址。

不同机器存储字长不同，存储字长取8的倍数。;(2)存储速度;(3)存储器的带宽;芯片容量;1)译码驱动电路：把总线送来的地址信号翻译成对应存储单元的选择信号，该信号在读写电路的配合下完成对备选中单元的读/写操作。

2)读写电路：读写放大器和写入电路

3)控制线：读写控制线与片选线两种。

存储芯片通过地址总线、数据总线和控制总线与外部连接。

;0,0;A;静态RAM用触发器工作原理存储信息，信息读出后，仍保持其原状态，不需要再生。

电源掉电时，原存储信息丢失，故属于易失性半导体存储器。

基本单元单元由6个MOS管组成。;(1)静态RAM基本电路;(2)静态RAM芯片举例;2.动态RAM(DRAM);DD;(2)动态RAM刷新;(3)动态RAM刷新;tC=tM+tR;③异步刷新;3.动态RAM和静态RAM的比较;DDR=DoubleDataRate双倍速率同步动态随机存储器;(2)静态RAM芯片举例;四、只读存储器（ROM）;2.PROM(一次性编程);3.EPROM(多次性编程);…;4.EEPROM(多次性编程);40;存储空间：CPU决定

存储器：用户需求定

存储芯片：芯片厂家;42;;(2)字扩展（增加存储字的数量）;(3)字、位扩展;2.存储器与CPU的连接;例4.1设CPU有16根地址线，8根数据线，并用/MREQ作为访存控制信号，用/WR作为读/写控制信号。现有存储芯片：1K*4位RAM，4K*8位RAM，8K*8位RAM，2K*8位ROM，4K*8位ROM,8K*8位ROM及74138译码器和几种门电路。

1）主存地址空间分配：

6000H-67FFH为系统程序区

6800H-6BFFH为用户程序区

2）合理选择存储芯片，说明各选几片。

3）详细画出存储芯片的片选逻辑图。;例4.1解:;(3)分配地址线;50;真值表;;(1)写出对应的二进制地址码;例4.3设CPU有20根地址线，8根数据线。

并用IO/M作访存控制信号。RD为读命令，

WR为写命令。现有2764EPROM(8K×8位),

外特性如下：;七、提高访存速度的措施;在一个存取周期内，从同一地址取出4条指令，然后逐条将指令送至CPU执行，即每隔1/4存取周期，主存向CPU送一条指令。

前提：指令和数据在内存内必须连续存放。;2.多体并行系统;;(2)低位交叉（交叉存储）;问题：交叉存储器可以一次读取多个字，总线宽度不变怎么办？;低位交叉的特点;例：设有4个模块组成的四体存储器结构，每个体的存储字长为32位，存取周期为200ns，假设数据总线宽度为32位，总线传输周期为50ns，试求读取128位顺序存储器和交叉存储器的存储器带宽。;(3)存储器控制部件（简称存控）;4.3高速缓冲存储器;1.问题的提出;2.Cache的工作原理;(2)命中与未命中;(3)Cache命中率;

在程序的执行时间，Nc为访问Cache的总命中的次数，Nm为访问主存的总次数.

命中率h为H=Nc/(Nc+Nm).

(2)tc为命中时的Cache访问时间，tm为未命中时的主存访问时间，1-h为未命中率。

平均访问时间ta为：ta=h*tc+（1-h）*tm

(3）e为访问效率：

E=tc/ta*100%;例4.7假设CPU执行某段程序时，共访问Cache命中2000次，访问主存50次。已知Cache的存取周期为50ns，主存的存取周期200ns。求Cache-主存系统的命中率、效率和平均访问时间。;;4.Cache的读写操作;对Cache写操作，必须与被映射的主存块内的信息完全一致。

1）写直达法

2）写回法;5.Cache的改进;二、Cache主存的地址映象;1.直接映象方式;