计算机组成原理存储器PPT(共47张PPT).pptx

计算机组成原理存储器PPT;第4章教学内容

§4.1概述

§4.2主存储器

一、概述

二、半导体存储芯片结构

三、RAM存储器

四、ROM存储器

五、存储器与CPU的连接

六、存储器的校验

七、提高访存速度的措施

§4.3高速缓冲存储器

§4.4辅助存储器;六、存储器的校验;（3）查错与纠错的原理：;（2）奇偶校验码：有1位校验位的编码;3、循环校验码CRC;无余数，传输正确；

有余数，传输出错。;（5）生成多项式的条件：;②检测位的位置i安排：;例:求0101按“偶校验”配置的海明码;（2）译码纠错过程：;例：已知接收到的海明码为0100111，（按配偶原则配置）试问要求传送的信息是什么?;七、提高访存速度的措施;2、多体并行系统;低位交叉编址的多体存储器（下图），程序连续存放在相邻体中，交叉存储。利于取连续执行指令;多体并行存储器并行工作方式：

Ⅰ—并行方式：N体同时启动，并行工作，分时传送

Ⅱ—流水线方式：N体分时启动、分时工作，分时传送;3、设置存控;第4章教学内容

§4.1概述

§4.2主存储器

§4.3高速缓冲存储器

一、基本结构与工作原理

二、地址映像和变换

三、替换策略

§4.4辅助存储器;§4.3高速缓冲存储器;2、设置Cache的理论依据—程序局部性原理;地址之间的映射关系：;3、设置主存-缓存的编址方式：;——Miss，CPU发出访存操作请求后，要访问的内容不在缓存中。;访问主存总次数;例题：CPU访问Cache命中2000次，访问主存50次，Cache存取周期50ns，主存存取周期200ns。

求：Cache-M.M系统的命中率、平均访问时间、效率及使用缓存后存储系统性能提高倍数。;5、Cache工作过程示意框图;6、Cache读操作;7、Cache写操作;存放在主存中的程序按照某种规则复制到缓存中

把数据写入Cache并标志为“浊”，在该块被替换前才写回主存。

主存分成若干区，每区块数与Cache中块数相同；

把数据同时写入Cache和主存

寻找高速元件——*自学SDRAM\RDRAM\CDRAM

gi小组独占第2i－1位

每个主存块可以按组映像到Cache中相应缓存组的任何位置；

例题：主存???量512K×16位，Cache容量4096×16位，块长为4个16位的字，按字地址访存。

如何从主存地址得到Cache地址？

多体模块组成存储器。

④向CPU输出有效数据

gi小组独占第2i－1位

gi、gj和gl小组共同占第2i－1+2j－1+2l－1位

(2)统一缓存和分立缓存

检测位的取值与该位Ci所在的检测“小组”gi中承担的奇偶校验任务有关。

⑤向CPU输出有效数据;二、地址映像和地址变换;1、直接映像：;比较：;;地址变换简单，判断主存-缓存区号即可判断“在”否

替换简便，同区号内容直接替换即可实现数据替换

可以由组成主存地址中直接提取出Cache地址

无替换算法问题

命中后速度很快

块冲突率高，尤其在CPU访问不同区同一位置的主存块时，造成命中率低

按区替换，若缓存块数大于主存区内块数，则无法充分利用缓存的剩余空间

适宜容量大，速度高的Cache;主存的发展一直以容量为主，以提高容量为核心；

如：A=1100,G=1110,则模2除法得R=010,所以校验码为1100010（7,4码）;1位有错则余数也应该变，故码距=4，能检测2位错，赳1位。

100

片外Cache——强调容量

把数据同时写入Cache和主存

在二路组相联映射方式下，设计主存地址格式

允许主存块映像到任意缓存块，无法由主存地址中直接提取出Cache地址

得k=3

块命中率高，能充分利用缓存剩余空间，被广泛采用

常用于主存等不容易出错的地方作校验。

适宜容量小，速度高的Cache

二、地址映像和变换

（1）写直达法：（存直达法）

每模块有相同的容量、存取速度和独立的MAR、MDR、译码器、驱动电路、读写电路。

如果编码时k=3，

检测位的取值与该位Ci所在的检测“小组”gi中承担的奇偶校验任务有关。;比较：;;判断复杂，需要完整判断主存-缓存的区号和块内地址，只有全部相同，才可以判断数据在缓存内

比较电路硬件开销大

替换复杂，计算出替换区号块号后才实现数据替换，并修改Cache内地址标志

允许